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公开(公告)号：CN110600479A
公开(公告)日：2019-12-20
申请号：CN201910951061.9
申请日：2014-08-29
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582 , H01L29/10 , H01L29/78 , H01L29/792 , H01L27/11524 , H01L27/11556
Abstract: 本发明提供具有垂直沟道结构的半导体器件及其制造方法。该方法包括：在衬底上交替地形成多个牺牲层和多个绝缘层，多个牺牲层包括第一牺牲层和在第一牺牲层上的多个第二牺牲层，多个第二牺牲层包括与第一牺牲层的材料不同的材料；形成穿过多个牺牲层和多个绝缘层的沟道孔以暴露衬底的顶表面；在沟道孔的内壁上形成侧壁保护层；形成填充沟道孔的底部的沟道接触层，其中沟道接触层的顶表面位于比多个第二牺牲层当中的最下面的第二牺牲层的底表面低的水平处；完全去除侧壁保护层；在沟道孔的内壁上形成接触沟道接触层的沟道层；去除第一牺牲层；以及在第一牺牲层被去除的位置处形成第一栅电极。
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公开(公告)号：CN104425511B
公开(公告)日：2019-11-01
申请号：CN201410437175.9
申请日：2014-08-29
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11524
Abstract: 本发明提供具有垂直沟道结构的半导体器件。该半导体器件可以包括半导体衬底、地选择栅极电极和沟道结构。沟道结构可以在垂直于衬底的顶表面的第一方向上延伸穿过地选择栅极电极，并且包括沟道层、沟道接触层和台阶部分。沟道接触层可以接触衬底并且包括在垂直于第一方向的第二方向上的第一宽度。沟道层可以接触沟道接触层，包括在第一方向上在地选择栅极电极的底表面与衬底的顶表面之间的底表面，并且包括在第二方向上的不同于第一宽度的第二宽度。
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公开(公告)号：CN103855167B
公开(公告)日：2018-06-05
申请号：CN201310646530.9
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L29/423 , H01L29/792
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/2481 , H01L29/4234 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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公开(公告)号：CN105244351A
公开(公告)日：2016-01-13
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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公开(公告)号：CN105226063A
公开(公告)日：2016-01-06
申请号：CN201510359346.5
申请日：2015-06-25
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/532 , H01L23/528
Abstract: 提供了一种具有垂直沟道和气隙的半导体装置。字线形成在基底上。气隙设置在两条相邻的字线之间。沟道结构穿透字线和气隙。存储单元设置在每条字线和沟道结构之间。存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。所述第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在所述第一侧表面和沟道结构之间。
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Patent Agency Ranking
公开(公告)号：CN104637883A
公开(公告)日：2015-05-20
申请号：CN201410641349.3
申请日：2014-11-13
Applicant: 三星电子株式会社
IPC: H01L21/8247
Abstract: 这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。
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公开(公告)号：CN104425511A
公开(公告)日：2015-03-18
申请号：CN201410437175.9
申请日：2014-08-29
Applicant: 三星电子株式会社
IPC: H01L27/115
Abstract: 本发明提供具有垂直沟道结构的半导体器件。该半导体器件可以包括半导体衬底、地选择栅极电极和沟道结构。沟道结构可以在垂直于衬底的顶表面的第一方向上延伸穿过地选择栅极电极，并且包括沟道层、沟道接触层和台阶部分。沟道接触层可以接触衬底并且包括在垂直于第一方向的第二方向上的第一宽度。沟道层可以接触沟道接触层，包括在第一方向上在地选择栅极电极的底表面与衬底的顶表面之间的底表面，并且包括在第二方向上的不同于第一宽度的第二宽度。
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公开(公告)号：CN103855167A
公开(公告)日：2014-06-11
申请号：CN201310646530.9
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/115 , G11C16/04
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/2481 , H01L29/4234 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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公开(公告)号：CN101615618A
公开(公告)日：2009-12-30
申请号：CN200910149282.0
申请日：2009-06-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/06 , H01L21/8247 , H01L21/762 , H01L21/31
CPC classification number: H01L27/11573 , H01L27/11526 , H01L27/11546 , H01L27/11592 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路及其制作方法、固态存储器模块和计算机系统。一种集成电路包括闪速存储器单元和外围电路，该外围电路包括低电压晶体管(LVT)和高电压晶体管(HVT)。该集成电路包括隧道阻障层，该隧道阻障层包括SiON、SiN或其他高k材料。隧道阻障层可以包括HVT的栅极电介质的一部分。隧道阻障层可以构成HVT的完整的栅极电介质。在浅槽隔离(STI)之间或者在STI之上可以形成对应的隧道阻障层。因此，可以提高驱动器芯片IC的制造效率。
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公开(公告)号：CN108417578B
公开(公告)日：2022-09-20
申请号：CN201810449868.8
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/24 , H01L29/423 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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