公开(公告)号：CN114121062A

公开(公告)日：2022-03-01

申请号：CN202110632473.3

申请日：2021-06-07

Applicant: 三星电子株式会社

Inventor： 申光燮 ,  卞辰瑫 ,  孙永训 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/10 ,  G11C7/22

Abstract: 公开了多电平信号接收器、存储器系统和电子设备。所述多电平信号接收器包括数据采样器电路和参考电压生成器电路。数据采样器电路包括将多电平信号与M‑1个参考电压进行比较的M‑1个感测放大器，多电平信号具有彼此不同的M个电压电平中的一个。数据采样器电路生成包括N个位的数据信号，M是大于2的整数，并且N是大于1的整数。参考电压生成器电路为生成所述M‑1个参考电压。所述M‑1个感测放大器中的至少两个感测放大器具有不同的感测特性。

公开(公告)号：CN109950227B

公开(公告)日：2024-06-18

申请号：CN201811250307.1

申请日：2018-10-25

Applicant: 三星电子株式会社

Inventor： 孙永训 ,  崔桢焕 ,  玄锡勋

IPC: H01L23/52 ,  H01L27/02

Abstract: 提供了一种半导体封装件。该半导体封装件包括：第一层，包括第一半导体芯片和第一通孔；第一再分布层，设置在第一层的表面上，并且包括第一‑第一布线和第二‑第一布线；以及第二层，包括第二半导体芯片，并且堆叠在第一层上。第一半导体芯片包括第一‑第一缓冲器，第一‑第一缓冲器电连接在第一‑第一布线与第二‑第一布线之间。

公开(公告)号：CN115565571A

公开(公告)日：2023-01-03

申请号：CN202210774336.8

申请日：2022-07-01

Applicant: 三星电子株式会社

Inventor： 金尚佑 ,  孙永训 ,  柳成宪 ,  金正烈 ,  金铁雄

IPC: G11C7/22 ,  G06N20/00

Abstract: 一种装置，包括：主机和通过总线连接到主机的存储器设备。总线用于在由存储器设备执行的写入操作期间，传送控制数据写入定时的数据时钟，并且在由存储器设备执行的读取操作期间，传送控制数据读取定时的读取时钟。存储器设备执行第一占空比监测，其监测数据时钟的占空比，生成第一结果，并且提供调整定时的数据时钟；执行第二占空比监测，其监测读取时钟的占空比，生成第二结果，并且提供调整定时的读取时钟；基于调整定时的数据时钟、第一结果和第二结果来计算读取时钟的偏移；以及，使用从读取时钟的偏移得到的读取时钟偏移代码来校正读取时钟的占空比误差。

公开(公告)号：CN114171074A

公开(公告)日：2022-03-11

申请号：CN202110871255.5

申请日：2021-07-30

Applicant: 三星电子株式会社

Inventor： 陈炯珉 ,  卞辰瑫 ,  孙永训 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/10 ,  G11C16/14

Abstract: 公开了生成多电平信号的发送器和包括发送器的存储器系统。所述发送器包括：电压选择电路，被配置为基于包括两个或更多个位的输入数据来选择具有不同电压电平的多个驱动电压中的一个驱动电压；驱动器电路，被配置为基于从电压选择电路输出的选择的驱动电压来生成作为多电平信号的输出数据信号；以及输出垫，连接到驱动器电路并被配置为输出输出数据信号，并且其中，所述多个驱动电压中的每个是施加到包括在驱动器电路中的晶体管的体偏置电压或电源电压。

公开(公告)号：CN114078498A

公开(公告)日：2022-02-22

申请号：CN202110945725.8

申请日：2021-08-17

Applicant: 三星电子株式会社

Inventor： 赵泫润 ,  赵锡熙 ,  孙永训 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/10

Abstract: 一种操作存储器设备的方法，包括：接收针对数据通道的训练请求；根据所述训练请求检测至少一个模式参数；向外部设备发送检测到的模式参数；基于来自所述外部设备的模式寄存器设置配置信息将NRZ模式和PAM4模式中的至少一个设置为传输信令模式；以及，根据已设置的传输信令模式与所述外部设备执行通信。

公开(公告)号：CN113936711A

公开(公告)日：2022-01-14

申请号：CN202110556111.0

申请日：2021-05-21

Applicant: 三星电子株式会社

Inventor： 朴俊容 ,  孙永训 ,  赵泫润 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/22

Abstract: 公开了一种时钟转换电路，其包括第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并响应于第一输入时钟的第一逻辑状态进行操作，第二输入时钟相对于第一输入时钟延迟多达90度；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。

公开(公告)号：CN108932960B

公开(公告)日：2021-06-01

申请号：CN201810522583.2

申请日：2018-05-28

Applicant: 三星电子株式会社

Inventor： 孙永训 ,  金始弘 ,  李昶教 ,  崔桢焕 ,  河庆洙

IPC: G11C11/4063 ,  G11C11/408 ,  G11C11/4094

Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。

公开(公告)号：CN109119385A

公开(公告)日：2019-01-01

申请号：CN201810654019.6

申请日：2018-06-22

Applicant: 三星电子株式会社

Inventor： 孙永训 ,  崔桢焕 ,  玄锡勳

IPC: H01L23/31 ,  H01L23/498

Abstract: 一种半导体封装件，包含：各自具有第一表面的一个或多个第一半导体芯片的第一层，一个或多个第一焊盘暴露在第一表面处；安置在第一层上方且各自具有第二表面的一个或多个第二半导体芯片的第二层，一个或多个第二焊盘暴露在第二表面处；以及第一再分布层，在第一层与第二层之间且电连接到一个或多个第一焊盘。第一层可包含延伸穿过第一层的基底(面板)且电连接到第一再分布层的一个或多个第一面板通孔。在本发明的半导体封装件中，半导体芯片可通过面板通孔和再分布层来彼此电连接，无需引线键合。

公开(公告)号：CN108932960A

公开(公告)日：2018-12-04

申请号：CN201810522583.2

申请日：2018-05-28

Applicant: 三星电子株式会社

Inventor： 孙永训 ,  金始弘 ,  李昶教 ,  崔桢焕 ,  河庆洙

IPC: G11C11/4063 ,  G11C11/408 ,  G11C11/4094

Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。

公开(公告)号：CN119068932A

公开(公告)日：2024-12-03

申请号：CN202410658913.6

申请日：2024-05-27

Applicant: 三星电子株式会社

Inventor： 朴基硕 ,  金度翰 ,  裵敏秀 ,  裵昶贤 ,  孙永训 ,  柳慧承 ,  李妍和 ,  林大铉 ,  崔仁寿 ,  韩基德

IPC: G11C7/22 ,  G11C11/407 ,  G06F13/16

Abstract: 提供了一种训练存储器设备的方法。在第一至第三DCA训练步骤中，基于数据信号的眼窗口大小来计算第一至第三DCA码组合中的每一个的得分，并且响应于得分之间发生的平局，基于数据信号的偶数眼窗口最小值和奇数眼窗口最小值之和来选择DCA码组合。