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公开(公告)号：CN116248067A
公开(公告)日：2023-06-09
申请号：CN202310229595.7
申请日：2023-03-10
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提出一种体声波谐振器的调谐方法，体声波谐振器的调谐方法包括：压电薄膜包括n层极性压电薄膜，任意相邻两层的极性压电薄膜的极性相反，其中，n≥2；通过固定压电薄膜的总厚度，改变不同极性的极性压电薄膜的层数。极性压电薄膜层数越多，越能激发更高阶谐振模式，谐振频率越大；体声波谐振器的调谐方法利用分层制备极性相反的极性压电薄膜，在不降低压电薄膜总厚度或引入过渡电极的条件下提高谐振器谐振频率，激发更高阶谐振模式，简化工艺，降低对工艺及设备要求的同时，提高滤波器工作频率。
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公开(公告)号：CN116230716A
公开(公告)日：2023-06-06
申请号：CN202310450633.1
申请日：2023-04-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/088 , H01L21/8234 , H01L23/367 , H01L23/373
Abstract: 本发明提供一种二维晶体管阵列及其制备方法，方法包括：提供一导热基底；于导热基底上形成导热生长层以及位于单晶导热层上的包括多个二维材料单元的阵列；于各二维材料单元上形成源电极层、漏电极层、栅介质层及栅电极层，源电极层和漏电极层在水平方向上相隔设置，栅介质层和栅电极层设置于源电极层与漏电极层之间。本发明以高热导率的基底和高导热率的AlN等材料作为二维材料晶体管的衬底材料，可以将二维材料晶体管工作产生的焦耳热高效的传导出去，减弱器件工作时的升温，有利于维持二维材料沟道的高迁移率，获得较高的开态电流，降低门延迟，提升二维集成电路的工作速度。同时，本发明可以有效降低二维晶体管的制作成本。
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公开(公告)号：CN115697021A
公开(公告)日：2023-02-03
申请号：CN202110825046.7
申请日：2021-07-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H10N30/85 , H10N30/076 , H10N30/093 , C23C14/35 , C23C14/06 , C23C16/30 , C23C16/34 , H03H3/02
Abstract: 本发明提供一种氮化铝压电薄膜、制备方法及应用，通过第一性原理计算，从原子间结合能入手，设计出采用B元素、X元素双掺杂的AlN压电薄膜，不需对设备进行复杂改装，提出了一种高效简单的技术手段；通过磁控溅射技术制备了氮化铝压电薄膜，其中，采用双靶或三靶溅射，靶材分开可以精确控制B元素及X元素的掺杂浓度，可在交叉区域获得掺杂均匀的薄膜；采用单靶溅射，则操作简便，便于快速实现薄膜的制备；采用MOCVD化学气相沉积方法制备氮化铝压电薄膜，可实现AlN掺杂B元素及X元素的梯度生长；从而本发明可制备出低损耗、高压电性能的氮化铝压电薄膜。
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公开(公告)号：CN115347113A
公开(公告)日：2022-11-15
申请号：CN202210975358.0
申请日：2022-08-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L41/33 , H01L41/047 , H01L41/053 , H01L41/09 , H01L41/29
Abstract: 本发明提供一种含有双极性压电结构的PMUT器件及其制备方法，所述制备方法至少包括：1)提供具有空腔的衬底，在所述衬底表面形成底电极层；2)在所述底电极层表面形成压电层，所述压电层包括依次形成于所述底电极层表面的第一极性压电层和第二极性压电层；3)于所述第二极性压电层表面依次沉积钝化层和顶电极层，并图形化所述顶电极层；4)制备所述底电极层和所述顶电极层的电极引出结构。利用本发明的制备方法所获得的PMUT器件中，其压电层为单层双极性膜，具有无过渡区的特点，可以最大化有效工作区域，另外，单层双极性膜的制备工艺简单，开孔数量少，布线面积小，因此，可以使得PMUT的阵列密度大幅提高。
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公开(公告)号：CN115001427A
公开(公告)日：2022-09-02
申请号：CN202210772041.7
申请日：2022-06-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种空气隙型单晶压电薄膜体声波谐振器及其制备方法，所述制备方法至少包括：1)在第一衬底上生长压电薄膜；2)形成第一电极，并图形化第一电极和压电薄膜；3)旋涂第一聚合物层；4)利用光刻工艺图形化所述第一聚合物层，形成第一开口；5)提供第二衬底，其具有第二聚合物层；6)将第一聚合物层和第二聚合物层键合固定，去除第一衬底，所述第一开口形成空腔结构；7)形成介质层，图形化所述介质层形成暴露所述压电薄膜的第二开口；8)形成第二电极，并制作电极引出结构。本发明利用旋涂和光刻技术形成图形化的第一聚合物层，避免了生长沉积、抛光及刻蚀等复杂工艺的引入，工艺简单，成本更低。
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Patent Agency Ranking
公开(公告)号：CN111952187B
公开(公告)日：2022-06-24
申请号：CN202010850646.4
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种具有漏电屏蔽结构的SOI场效应晶体管及制备方法，结构包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，半导体岛完全覆盖凹槽；第一导电类型重掺杂区，形成于凹槽上方的沿第二方向延伸的顶半导体层的两端，且其在第二方向上的宽度大于位于凹槽上方的沿第二方向延伸的顶半导体层与绝缘层交叠区域的宽度；栅极结构，形成于凹槽上方；第二导电类型的源区及漏区，形成于栅极结构的两端；体偏置电极，形成于第一导电类型重掺杂区上。通过设置第一导电类型重掺杂区及体偏置电极，有效调节沟道反型层与重掺杂区形成的PN结势垒高度，有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。
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公开(公告)号：CN112305785A
公开(公告)日：2021-02-02
申请号：CN201910690187.5
申请日：2019-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G02F1/01
Abstract: 本发明提供一种基于SOI衬底的热光相移器的制备方法，包括步骤：形成图形化的SOI衬底，所述SOI衬底自下而上依次包括底硅层、绝缘层及顶硅层，所述SOI衬底内具有凹槽，所述凹槽的下表面与所述底硅层的下表面具有间距，所述顶硅层覆盖所述凹槽；对所述凹槽上方的所述顶硅层进行光刻刻蚀以形成硅波导；形成介质层、加热电阻及金属电极；所述介质层至少覆盖所述硅波导；所述加热电阻位于所述硅波导的上方或位于所述硅波导的一侧，所述加热电阻与所述硅波导之间具有间距；所述金属电极与所述加热电阻相连接。本发明有助于生产良率和器件性能的提高，有利于制备流程的进一步简化和生产成本的降低。
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公开(公告)号：CN111986996A
公开(公告)日：2020-11-24
申请号：CN202010849581.1
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/786
Abstract: 本发明提供一种改善自热效应的SOI器件及其制备方法，制备包括：提供具有空腔结构的半导体衬底，空腔结构位于顶半导体层中并显露绝缘层，制备包覆空腔结构的有源区，制备栅极结构，源漏区及源漏电极。本发明采用含有纳米级空腔的SOI衬底，空腔结构位于顶半导体层中，有效减少空腔体积，空腔在沟道长度方向为纳米级尺寸，不会明显阻挡器件的散热路径，与含有大尺寸空腔的器件相比，减缓了自热效应。空腔上方顶半导体层理论上可以达到2nm厚度同时保证顶层硅不发生破损，沟道可以被栅电极全耗尽，有效抑制浮体效应。空腔位于顶半导体层中且与绝缘层接触，绝缘层中的寄生电荷不能在顶半导体层底部引入寄生沟道，有效抑制总剂量辐射效应。
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公开(公告)号：CN111952241A
公开(公告)日：2020-11-17
申请号：CN202010850620.X
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12
Abstract: 本发明提供一种具有辅助支撑结构的半导体衬底及其制备方法，制备方法包括：提供第一基底和第二基底，在第一基底中进行离子注入形成预设剥离层，将第一基底和第二基底相键合，沿预设剥离层剥离，得到具有空腔结构的半导体衬底，空腔结构中还具有支撑结构，支撑结构的顶部表面与图形化介质层的上表面相平齐。本发明将空腔结构设计为具有支撑结构的空腔结构，即形成半包围式、全包围式环岛空腔，在剥离界面已经确定的情况下，可以在一定区域内，获得较大的空腔面积，含有半包围、全包围结构的环岛空腔，可以减少空腔的特征尺寸，避免顶层硅发生破损。通过控制预设剥离层的形成方式改善空腔上材料磨损情况。
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公开(公告)号：CN111952240A
公开(公告)日：2020-11-17
申请号：CN202010850617.8
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12 , B82Y40/00
Abstract: 本发明提供一种具有纳米级空腔结构的SOI衬底及其制备方法，制备方法包括：提供第一基底，在第一基底上形成叠层结构，自下而上包括下牺牲材料层、牺牲介质层及上牺牲材料层，形成辅助侧墙，基于辅助侧墙依次刻蚀出第一辅助凹槽、第二辅助凹槽、第三辅助凹槽及凹槽结构，凹槽结构作为后续的空腔结构，将第一基底与第二基底键合，得到具有空腔结构的SOI衬底。本发明利用凸出的侧墙掩模凹槽结构得到空腔结构，制备出含有内嵌纳米级空腔的SOI衬底，可以在顶层硅中制备得到纳米级空腔，防止由于空腔特征尺寸较大顶层硅承受的应力容易超出极限。本发明可以保护器件制备过程中第一介质层受到较小的过刻蚀损伤，在第一介质层作为器件一部分时提高性能。
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