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公开(公告)号：CN118738101A
公开(公告)日：2024-10-01
申请号：CN202410895508.6
申请日：2024-07-05
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L29/423 , H01L29/51 , H01L21/28 , H01L29/78
Abstract: 本公开提供了一种铁电栅极叠层、铁电场效应晶体管和铁电栅极叠层的制备方法，可以应用于微电子技术领域。该铁电栅极叠层包括：自下而上依次设置的栅氧层、主铁电层、辅助铁电层和其他栅介质层；其中，辅助铁电层的厚度小于主铁电层的厚度，辅助铁电层用于在主铁电层之前接收载流子的注入。
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公开(公告)号：CN118400996A
公开(公告)日：2024-07-26
申请号：CN202310927337.6
申请日：2023-07-26
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本公开提供了一种半导体器件及其制备方法，该器件包括：衬底；绝缘层，绝缘层上开设有多个沿第一方向延伸的凹槽；第一电极层和第二电极层，第一电极层和第二电极层之间具有间隔区域；半导体层，半导体层覆盖所有沟道凹槽的底部和侧壁，沟道凹槽为位于间隔区域内的凹槽至少一部分槽体；栅极介质层，栅极介质层覆盖沟道凹槽内的半导体层远离沟道凹槽底部和侧壁一侧的表面；栅极层，栅极层完全填充至少一部分沟道凹槽。本公开在不影响半导体器件的有效沟道长度和半导体器件的水平面积的情况下，通过凹槽的设置提升了有效沟道的宽度，实现利用水平沟道和垂直沟道结合的方式提高驱动电流的密度，达到存储器件的读写信息速率的提升。
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公开(公告)号：CN118280407A
公开(公告)日：2024-07-02
申请号：CN202410356014.0
申请日：2024-03-27
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本说明书实施例提供了一种基于自整流MRAM的数据隐藏的方法及装置，其中，方法包括：对全部存储阵列进行数据写入，其中，将有效数据写入特定若干MRAM器件中；当发现攻击者破译了密钥并尝试访问存储阵列中的数据时，根据所述特定若干MRAM器件的位置，在所述交叉阵列结构中确定特定底金属和特定顶金属，并分别施加高电平或低电平，通过各个MRAM器件流过的不同方向的电流，将干扰数据写入除所述特定若干MRAM器件外的其他MRAM器件中，对所述特定若干MRAM器件中的有效数据进行数据隐藏。
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公开(公告)号：CN118073428A
公开(公告)日：2024-05-24
申请号：CN202410324095.6
申请日：2024-03-20
Applicant: 中国科学院微电子研究所
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明公开一种JBS二极管器件的结构及其制造方法，涉及半导体材料领域，以提高JBS二极管器件的正向特性。所述JBS二极管器件由下至上依次包括：欧姆金属层、碳化硅重掺杂衬底、碳化硅轻掺杂外延层、P型导电区域以及肖特基金属层；所述碳化硅轻掺杂外延层上刻蚀有呈阶梯状的沟槽，所述沟槽至少包括两级阶梯，且所述呈阶梯状的沟槽的横截面宽度由下至上逐级增大；所述呈阶梯状的沟槽底部的至少一级阶梯中覆盖有通过离子注入的方式生成的所述P型导电区域；进行所述离子注入的阶梯数量小于所述沟槽的总阶梯数量；所述P型导电区域上方覆盖所述肖特基金属层；所述肖特基金属层与所述呈阶梯状的沟槽的内侧壁相接触。
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公开(公告)号：CN117979808A
公开(公告)日：2024-05-03
申请号：CN202410080823.3
申请日：2024-01-19
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及半导体器件及其制造技术领域，尤其是涉及一种双钉扎层STT‑MRAM存储单元及其制备方法、磁性随机存储器和电子设备，包括自下而上依次设置在第一钉扎层、第一参考层、势垒层、自由层、间隔层、第二参考层和第二钉扎层；所述第一钉扎层和所述第二钉扎层均为由多层Co/Pt堆叠构成的pMTJ结反铁磁钉扎层；所述第一参考层和所述第二参考层的磁化方向相反。本发明基于上下双钉扎参考层的MTJ存储单元，不仅可提供双向自旋转移力矩作用，而且不会对TMR值造成影响，有效解决了STT‑MRAM高低阻态写入电流过大导致势垒层易击穿，从而使存储单元MTJ(磁性隧道结)擦写次数受限，极大影响MRAM使用寿命的问题。
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Patent Agency Ranking
公开(公告)号：CN117936369A
公开(公告)日：2024-04-26
申请号：CN202311801107.1
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/027 , H01L21/033
Abstract: 本发明公开一种双重图形化的方法、半导体器件及电子设备，涉及半导体技术领域，以简化现有的LELE工艺的步骤，节约流片时间和工艺成本。所述双重图形化的方法包括：在基底上形成图形转移层；在图形转移层上形成材质为铝的硬掩模层；在硬掩模层上形成包括显影液可溶性的第一抗反射涂层的第一掩模材料层；通过对第一掩模材料层进行曝光显影处理，在硬掩模层上形成第一图形；对形成在图形转移层上的第二掩模材料层进行图形化处理，在第二掩模材料层上形成第二图形；结合第一图形和第二图形，对图形转移层进行刻蚀处理，在图形转移层上形成目标图形。
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公开(公告)号：CN117727625A
公开(公告)日：2024-03-19
申请号：CN202311785167.9
申请日：2023-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/311 , H01L21/336
Abstract: 本发明涉及一种晶体管中鳍及鳍式场效应晶体管的制作方法。一种晶体管中鳍的制作方法，其包括：在衬底上外延半导体层；利用侧墙转移技术将所述半导体层刻蚀成鳍状部；用臭氧氧化所述鳍状部的侧壁，在侧壁形成氧化膜；利用原子层刻蚀法刻蚀去除所述氧化膜。本发明能够降低Fin粗糙度和界面态密度，从而可以提升器件性能。
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公开(公告)号：CN117612934A
公开(公告)日：2024-02-27
申请号：CN202311603241.0
申请日：2023-11-28
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种微孔结构的制造方法及多晶硅的制造方法，属于半导体技术领域，解决了现有技术中50纳米以下微孔结构制造工艺复杂、成本高的问题。包括如下步骤：在衬底的上方依次形成第一介质层和第二介质层，其中所述第二介质层比所述第一介质层具有更高的液硅润湿性；利用光刻工艺刻蚀所述第一介质层和所述第二介质层并停止在所述第一介质层形成微坑；向所述微坑内填充非晶硅并使用化学机械抛光工艺磨平；通过控制所述非晶硅的热氧化过程调节所述非晶硅的直径，其中所述非晶硅的外圈被氧化消耗；以及以所述非晶硅为牺牲层制造出微孔结构，其中所述微孔结构的直径由所述非晶硅的直径决定。
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公开(公告)号：CN111180519B
公开(公告)日：2024-02-23
申请号：CN202010010654.8
申请日：2020-01-06
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
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公开(公告)号：CN117542897A
公开(公告)日：2024-02-09
申请号：CN202311344944.6
申请日：2023-10-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336 , H01L29/06 , H01L29/10
Abstract: 本申请实施例公开了一种薄膜晶体管和薄膜晶体管的制备方法，薄膜晶体管包括了衬底层、源极、漏极、栅极、有源层和栅极隔离层，其中源极和漏极之间形成有沟槽，有源层覆盖在沟槽的内壁，栅极隔离层覆盖在有源层上，栅极设置在沟槽内，连接于栅极隔离层，基于此通过本申请实施例提供的薄膜晶体管有效缩短沟道并形成沟槽状的栅极，窄沟槽三维沟道器件，从而在不增加器件水平面积(foot Print)前提下提高器件开态电流密度，提高导通电流与存储密度。
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