公开(公告)号：CN118884160A

公开(公告)日：2024-11-01

申请号：CN202411020914.4

申请日：2024-07-29

Applicant: 东南大学

Inventor： 魏家行 ,  曹钧厚 ,  吴团庄 ,  黄磊 ,  王晨露 ,  刘斯扬 ,  孙伟锋 ,  时龙兴

IPC: G01R31/26

Abstract: 本发明公开了一种关于IGBT外延层的退化表征方法，包括：向器件栅极施加恒定的偏置电压并叠加小信号，对器件的集电极和发射极之间进行电压扫描；检测多个集电极和发射极偏置电压点下，栅极和集电极之间的电容值Cgc；计算出每个Vce值下的衬底电容Csub，并绘制Csub‑Vce曲线及1/C2sub‑Vce曲线，提取结型场效应区表面MOS电容Coj随Vce变化曲线；当器件由于应力发生退化后，计算此时的衬底电容Csub值并且绘制Csub‑Vce曲线及1/C2sub‑Vce曲线；对比器件退化前后曲线的漂移情况，分析计算缺陷电荷种类，位置和密度；本发明方法简便易行，可准确快速地测定器件外延层缺陷电荷。

公开(公告)号：CN118738048A

公开(公告)日：2024-10-01

申请号：CN202410628372.2

申请日：2024-05-21

Applicant: 东南大学

Inventor： 孙伟锋 ,  张龙 ,  马杰 ,  候祥雨 ,  刘斯扬 ,  时龙兴

IPC: H01L27/06 ,  H01L21/82

Abstract: 本发明提供一种碳化硅全集成器件及其制备工艺，用于解决碳化硅器件间的串扰漏电。器件包括碳化硅衬底和外延层，在外延层内设有高低压隔离结构，其内部区域为低压区，外部区域为高压区；高低压隔离结构包括纵向隔离层，在纵向隔离层的两端分别设有低压横向隔离区且低压横向隔离区，其包括连接于纵向隔离层的重掺杂区及设在其上的隔离沟槽，在重掺杂区上连接有穿越隔离沟槽的金属电极，并在金属电位电极上施加抬升电压。碳化硅全集成器件制备工艺包括：形成衬底、外延生长、沟槽刻蚀、离子注入、生长栅氧化层、淀积多晶硅、淀积蚀钝化层、刻蚀钝化层、淀积金属、刻蚀金属等步骤。本发明具有耐高温、抗辐射能力强、低漏电、低串扰的优点。

公开(公告)号：CN118538755A

公开(公告)日：2024-08-23

申请号：CN202310153162.8

申请日：2023-02-21

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 张龙 ,  何乃龙 ,  孙媛 ,  张森 ,  马杰 ,  张志丽 ,  刘斯扬 ,  孙伟锋

IPC: H01L29/06 ,  H01L29/20 ,  H01L21/336 ,  H01L29/78 ,  H01L21/335 ,  H01L29/778 ,  H01L27/085

Abstract: 本申请涉及一种氮化镓半导体器件及其制备方法。该氮化镓半导体器件包括：基底；第一氮化镓层，设于所述基底上；第一介质层，设于所述第一氮化镓层上；第一栅极，设于所述第一介质层上。本申请提供的氮化镓半导体器件及其制备方法，通过在第一栅极和第一氮化镓层之间设置第一介质层，这样，一方面，第一介质层和第一氮化镓层由于极化效应产生高浓度的二维电子气可以消耗第一栅极所在区域的空穴，从而提高器件的阈值电压；另一方面，相较于未设置第一介质层的氮化镓半导体器件，在保证器件增强型的前提下，本申请可以使第一栅极下方的第一氮化镓层的厚度更厚，进而减小器件的导通电阻，提高器件的输出电流。

公开(公告)号：CN117832273A

公开(公告)日：2024-04-05

申请号：CN202311748601.6

申请日：2023-12-19

Applicant: 东南大学

Inventor： 孙伟锋 ,  曹钧厚 ,  付浩 ,  魏家行 ,  刘斯扬 ,  时龙兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明公开了一种低隧穿泄漏电流的功率器件及其制造方法。器件包括衬底及其上第一导电类型漂移区；位于漂移区上方的沟槽，漂移区及上方设有沟槽，且沟槽两侧设有异质材料区，异质材料区下方设有第二导电类型耐压区域，耐压区与沟槽间以漂移区隔开，沟槽内设有栅电极，栅电极下方设有对称分布的埋层电极，沟槽、栅电极、埋层电极间分别以介质层隔离，异质材料区上方设有源电极，其与沟槽内栅电极间以介质层隔开；衬底下方设有漏电极。本发明的优势在于，器件通过隧穿原理导通，有效降低导通电阻并避免了由寄生三极管引起的闩锁效应。埋层电极的引入降低了反向阻断时隧穿点电场强度，进而降低反向漏电流。同时对器件开关速度也有提升。

公开(公告)号：CN117375593A

公开(公告)日：2024-01-09

申请号：CN202311409428.7

申请日：2023-10-27

Applicant: 东南大学

Inventor： 李胜 ,  毛伟雄 ,  陆伟豪 ,  刘斯扬 ,  孙伟锋 ,  时龙兴

IPC: H03K17/042 ,  H03K17/687

Abstract: 本发明提供一种耗尽型功率半导体器件的直驱电路，包括耗尽型功率半导体器件，N沟道金属氧化物半导体器件，隔离型栅极驱动，隔离型变压器，二极管和电阻；其中耗尽型功率半导体器件的栅极与隔离型栅极驱动的输出相连接，源极与N沟道金属氧化物半导体器件的漏极及输出供电相连接；N沟道金属氧化物半导体器件的栅极与隔离型变压器的输出相连接；第一二极管的阳极与隔离型栅极驱动的输出相连接，阴极与N沟道金属氧化物半导体器件的源极相连接；第二二极管的阳极与隔离型栅极驱动的输出供电相连接，阴极与耗尽型功率半导体器件的源极及N沟道金属氧化物半导体器件的漏极相连接。本发明完成对耗尽型功率半导体器件的直接控制，提高开关速度和频率。

公开(公告)号：CN116417347A

公开(公告)日：2023-07-11

申请号：CN202111682019.5

申请日：2021-12-31

Applicant: 无锡华润上华科技有限公司 ,  东南大学

Inventor： 林峰 ,  许超奇 ,  陈淑娴 ,  李春旭 ,  卢丽 ,  刘斯扬 ,  孙伟锋

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/40

Abstract: 本发明提供了一种具有结型场板的DMOS器件及其制造方法，漏区在半导体基底的表面，源区在第一沟槽的底部的半导体基底中，栅极在第一沟槽的底部，由此实现了纵向耐压，可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的关系。结型场板使得降低表面电阻的效果得到了提升，同时DMOS器件中的沟槽深度可以减小，从而减小了器件的深宽比，进而提高了提升耐压档位的可行性。所述DMOS器件中的源区和漏区均在同一表面引出，从而可以兼容CMOS器件的制造工艺。第二掺杂多晶硅层包括导电类型不同的第一子掺杂层和第二子掺杂层，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，提高了结型场板的功效。

公开(公告)号：CN115394845A

公开(公告)日：2022-11-25

申请号：CN202211175790.8

申请日：2022-09-26

Applicant: 东南大学

Inventor： 魏家行 ,  朱旭东 ,  付浩 ,  隗兆祥 ,  刘斯扬 ,  孙伟锋 ,  时龙兴

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明公开了一种隧穿功率器件及其制造方法。包括，N型衬底，N型外延层，倾斜侧壁的第一源极区，第一源极区下方设有P型区域，外延层上方设有栅氧化层和栅电极，栅电极的上方设有钝化层，第一源极区上表面设有第二源极区，衬底下表面设有漏极金属。本发明的优势在于，隧穿功率器件降低了器件关断时的漏电流；第一源极区与漂移区形成的肖特基接触改善了器件的第三象限特性，减小了器件的动态功耗；显著降低了功率器件的元胞宽度，具有更低的导通电阻，降低了器件的静态功耗；侧壁倾斜的第一源极区减弱了隧穿点的耗尽作用，同时削弱了静电屏蔽效应，提高了器件的正向导通电流。

公开(公告)号：CN110176498B

公开(公告)日：2022-06-14

申请号：CN201910366654.9

申请日：2019-04-30

Applicant: 东南大学

Inventor： 魏家行 ,  付浩 ,  赵航波 ,  刘斯扬 ,  孙伟锋 ,  陆生礼 ,  时龙兴

IPC: H01L29/78 ,  H01L29/16 ,  H01L29/10 ,  H01L21/263 ,  H01L21/336 ,  H01L29/06

Abstract: 一种低导通电阻的沟槽碳化硅功率器件及其制造方法。其元胞结构包括，N型衬底，N型外延层，沟槽，沟槽侧壁设有石墨烯层，沟槽内部设有栅氧化层和多晶硅栅，多晶硅栅上方设有钝化层，沟槽两侧设有P型体区、N型源区和P型体接触区，石墨烯层下方设有P型屏蔽层，源区上表面设有源极金属，衬底下表面设有漏极金属。本发明使用电子束法，以金属和碳源气体辅助，在沟槽侧壁生长石墨烯层。本发明特征在于，沟槽侧壁的石墨烯层，降低了导通电阻。石墨烯层下方的屏蔽层，屏蔽了在器件关断状态时流过石墨烯层的电流，提升器件关断特性。使用了金属镍和碳源气体辅助生长石墨烯层，提高了石墨烯层的均匀性、厚度和生长速率。

公开(公告)号：CN111354794B

公开(公告)日：2021-11-05

申请号：CN201811583692.1

申请日：2018-12-24

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 孙伟锋 ,  娄荣程 ,  肖魁 ,  林峰 ,  魏家行 ,  李胜 ,  刘斯扬 ,  陆生礼 ,  时龙兴

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种功率半导体器件及其制造方法，所述器件包括：衬底；漏极金属；漂移区；基区；栅结构；第一导电类型掺杂区，在基区远离栅结构的一侧与基区接触；源区，设于基区中、第一导电类型掺杂区与栅结构之间；接触金属，设于第一导电类型掺杂区上，与下方的第一导电类型掺杂区形成具有整流特性的接触势垒；源极金属，包裹接触金属，并与源区接触。本发明在源极金属底部引入具有整流特性的接触势垒的接触金属，同时在接触金属的下方加入第一导电类型掺杂区，替代了传统功率器件中寄生的体二极管来完成续流的功能，续流导通压降明显降低，并且器件的反向恢复速度更快于传统功率器件的寄生体二极管的反向恢复速度。

公开(公告)号：CN109545839B

公开(公告)日：2021-08-24

申请号：CN201811343651.5

申请日：2018-11-12

Applicant: 东南大学

Inventor： 刘斯扬 ,  钊雪会 ,  徐浩 ,  童鑫 ,  孙伟锋 ,  陆生礼 ,  时龙兴

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 一种双向耐压VDMOS器件，包括：N型漏极，其上设有第一N型外延层，在第一N型外延层内设有第一P型体区，在第一P型体区两侧设有第二P型体区，其上设有第二N型外延层，在第二N型外延层上设有重掺杂N型源极，其上连接有源极金属层，在第一N型外延层、第二P型体区、第二N型外延层及N型源极内设有栅极沟槽，栅极沟槽起始于N型源极，止于第一N型外延层内，栅极沟槽底部及侧壁设有栅极氧化层，内部设有栅极多晶硅，在栅极多晶硅顶部至N型源极表面之间设有氧化层。本发明简化了传统双向开关器件的结构，大大降低了导通电阻以及损耗，提高器件的电流能力和双向耐压能力，同时其制备方法简单，成本较低。