公开(公告)号：CN111129129A

公开(公告)日：2020-05-08

申请号：CN201811274977.7

申请日：2018-10-30

Applicant: 株洲中车时代电气股份有限公司

Inventor： 宁旭斌 ,  朱春林 ,  戴小平 ,  罗海辉 ,  刘国友 ,  伊恩·迪瓦尼

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 本发明提出了一种解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题的陪栅浮空型沟槽栅IGBT芯片，包括若干个相互并联的元胞，每个所述元胞包括依次排列的第一沟槽真栅、第二沟槽真栅及一个或多个沟槽陪栅，各沟槽真栅与栅极区相连，其特征在于，所述沟槽陪栅浮空设置，本发明的陪栅浮空型沟槽栅IGBT芯片解决了沟槽栅IGBT在低感应用环境下栅阻对开通di/dt控制有限的问题，实现了栅极电阻对IGBT开通速度(di/dt)的有效的调控,并优化了开通速度di/dt和开通损耗两者间的权衡关系。在不增加di/dt的情况下开通损耗也能得到有效的控制。

公开(公告)号：CN110867416A

公开(公告)日：2020-03-06

申请号：CN201810983857.8

申请日：2018-08-27

Applicant: 株洲中车时代电气股份有限公司

Inventor： 刘国友 ,  李道会 ,  齐放 ,  马修·帕克伍德 ,  李想

IPC: H01L23/055 ,  H01L23/492 ,  H01L23/49

Abstract: 本发明公开了一种功率半导体模块封装结构，其特征在于，包括基板；壳体，所述壳体与所述基板紧固连接；功率半导体模块子单元，其设置在所述壳体与所述基板形成的容纳空间内，用于形成拓扑控制电路结构，所述功率半导体模块子单元包括间隔设置在所述基板上的多个衬板，相对设置的两所述衬板之间通过主功率端子和模块级键合线连接，所述主功率端子的顶部外延伸出所述壳体的顶部；辅助端子，用于将驱动信号引入所述功率半导体模块子单元，所述辅助端子的底部引脚与所述衬板连接，所述辅助端子的顶部外延伸出所述壳体的顶部。本发明能够提高功率半导体模块的散热效率，均衡寄生电感或电阻参数，提高工艺的一致性，损耗低，可靠性好。

公开(公告)号：CN107248508B

公开(公告)日：2019-12-27

申请号：CN201710347039.4

申请日：2015-01-19

Applicant: 株洲中车时代电气股份有限公司

Inventor： 戴小平 ,  吴义伯 ,  齐放 ,  刘国友

IPC: H01L23/488 ,  H01L25/00

Abstract: 本发明公开了一种功率端子组及功率电子模块，该功率端子组包括阳极端子和阴极端子，所述阳极端子和阴极端子在竖直方向呈蛇形蜿蜒叠层结构，且阳极端子与阴极端子构造成：两者的结构相互配合，以使在通入电流时，阳极端子与阴极端子产生的电感可相互抵消。包含该功率端子组的功率电子模块具有较低的电感。

公开(公告)号：CN106449744B

公开(公告)日：2019-09-24

申请号：CN201611099482.6

申请日：2016-12-02

Applicant: 株洲中车时代电气股份有限公司

Inventor： 刘国友 ,  朱利恒 ,  戴小平 ,  覃荣震

IPC: H01L29/739 ,  H01L21/331

Abstract: 本发明公开了一种具有栅极内嵌二极管的沟槽栅IGBT及其制备方法，包括：步骤1，在IGBT器件主体进行P‑base区和N型增强区注入；步骤2，对IGBT器件主体进行沟槽刻蚀之后，沉积栅氧化层；步骤3，在栅氧化层上沉积N型掺杂的多晶硅层；步骤4，在N型掺杂的多晶硅层上沉积P型掺杂的多晶硅层，P型掺杂的多晶硅层将沟槽填满；步骤5，在P型掺杂的多晶硅层上生长多晶硅氧化层；步骤6，对完成多晶硅氧化层生长的IGBT器件主体进行源极注入，形成源极区；步骤7，对形成源极区的IGBT器件主体进行钝化层淀积与刻蚀，形成栅电极和阴极接触区。通过在栅极的沟槽内设置内嵌二极管，增大从阳极经栅极流出电流通道的电阻，遏制栅极寄生电容对开关速度的影响。

公开(公告)号：CN109768075A

公开(公告)日：2019-05-17

申请号：CN201711097975.0

申请日：2017-11-09

Applicant: 株洲中车时代电气股份有限公司

Inventor： 刘国友 ,  朱利恒 ,  戴小平 ,  罗海辉 ,  黄建伟

IPC: H01L29/06 ,  H01L29/861 ,  H01L21/329

Abstract: 本发明公开了一种FCE二极管及其制造方法。所述FCE二极管包括：漂移层；位于漂移层的第一表面上的P型层；位于漂移层的第二表面上的N-缓冲层；通过向N-缓冲层注入N型离子而形成的N++掺杂层，其中N++掺杂层的厚度小于N-缓冲层的厚度；通过刻蚀N++掺杂层而形成的多个N++掺杂区以及每两个相邻N++掺杂区之间的沟槽，沟槽的底部10接触所述N-缓冲层；通过沟槽向N-缓冲层注入P型离子而形成的不与N++掺杂区接触的P++掺杂区，其中P++掺杂区的厚度小于N-缓冲层的厚度。采用本发明在保证较好的软恢复特性的同时提高P++掺杂区的接触效果，进而同时降低了FCE二极管阴极面的接触电阻。

公开(公告)号：CN109755110A

公开(公告)日：2019-05-14

申请号：CN201711092207.6

申请日：2017-11-08

Applicant: 株洲中车时代电气股份有限公司

Inventor： 史晶晶 ,  李诚瞻 ,  周正东 ,  杨程 ,  戴小平 ,  刘国友

IPC: H01L21/04 ,  H01L21/335

Abstract: 本发明公开了一种SiC JBS器件正面电极的制造方法，包括：在SiC JBS器件的有源层上利用离子注入掩膜进行离子注入，其中，有源层包括间隔排列的P型掺杂区和N型掺杂区；在离子注入掩膜和已经注入离子的P型掺杂区上沉积保护层；进行第一次退火；去除保护层；在离子注入掩膜和完成离子替位后的P型掺杂区上沉积第一金属层；进行第二次退火；去除第一金属层和离子注入掩膜；在P型掺杂区上的金属硅化物和N型掺杂区上沉积第二金属层；进行第三次退火；离子注入掩膜由上层和下层的双层结构构成，上层用于在第二次退火时隔离N型掺杂区和第一金属层，实现欧姆接触和肖特基接触的精确分区，下层在第一次退火时保护有源层。

公开(公告)号：CN109755109A

公开(公告)日：2019-05-14

申请号：CN201711091300.5

申请日：2017-11-08

Applicant: 株洲中车时代电气股份有限公司

Inventor： 史晶晶 ,  李诚瞻 ,  周正东 ,  杨程 ,  刘国友

IPC: H01L21/04 ,  H01L21/335

Abstract: 本发明公开了一种SiC JBS器件阳极电极的制造方法，包括：在SiC JBS器件的有源层上沉积保护层，进行高温退火，有源层包括间隔排列的P型掺杂区和N型掺杂区；对保护层进行光刻和刻蚀；在刻蚀后的保护层和裸露出的P型掺杂区上沉积第一金属层；进行第一次退火，使得P型掺杂区与其上的第一金属层之间形成构成欧姆接触的金属硅化物；去除第一金属层和保护层；在P型掺杂区上的金属硅化物以及N型掺杂区上沉积第二金属层；进行第二次退火，使得N型掺杂区与其上方的第二金属层之间形成肖特基接触。因此，采用本发明利用刻蚀后的保护层有效隔离N型掺杂区与第一金属层，从而形成良好的P型欧姆接触和N型肖特基接触。

公开(公告)号：CN105957848B

公开(公告)日：2019-01-29

申请号：CN201610564582.5

申请日：2016-07-18

Applicant: 株洲中车时代电气股份有限公司

Inventor： 戴小平 ,  王彦刚 ,  吴义伯 ,  刘国友

IPC: H01L23/367

CPC classification number: H01L2224/32225 ,  H01L2224/48137 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本申请公开了一种具有集成热管的底板及其模块装置，其中，所述具有集成热管的底板包括底板主体、直接液冷鳍翅和集成热管，所述直接液冷鳍翅设置于所述金属底板的下表面，所述底板主体和所述直接液冷鳍翅内部均设置有所述集成热管，所述集成热管内部设置用于快速传导热量的低温相变液体介质。本申请提供的上述具有集成热管的底板及其模块装置，由于具有高效散热的集成热管以及直接液冷鳍翅，通过低温相变液体介质及外部冷却介质进行散热，可消除传统功率模块中的导热硅脂，能够实现电动汽车功率模块高效、可靠地散热。

公开(公告)号：CN108682688A

公开(公告)日：2018-10-19

申请号：CN201810148909.X

申请日：2018-02-13

Applicant: 株洲中车时代电气股份有限公司

Inventor： 刘国友 ,  朱春林 ,  朱利恒

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/423

Abstract: 本发明公开了一种具有三维沟道的复合栅IGBT芯片，包括有多个元胞，元胞包括：位于元胞的中间区域的沟槽多晶硅栅电极；包围沟槽多晶硅栅电极的第一氧化层；通过向元胞在沟槽的两侧区域注入P型杂质而形成的P阱区；通过向P阱区在沟槽的两侧区域分别注入杂质而形成的掺杂区域，其中所述掺杂区域的宽度小于P阱区的宽度，掺杂区域包括N++掺杂区和P++掺杂区；位于元胞在掺杂区域的两侧区域上的第二氧化层，第二氧化层用以覆盖两个P阱区的两侧区域的表面、P阱区未设置掺杂区域的表面和部分掺杂区域；在第二氧化层上形成的平面多晶硅栅电极；覆盖平面多晶硅栅电极的第三氧化层。本发明可提升IGBT芯片的电流密度，以降低其导通压降。

公开(公告)号：CN108598160A

公开(公告)日：2018-09-28

申请号：CN201810148664.0

申请日：2018-02-13

Applicant: 株洲中车时代电气股份有限公司

Inventor： 刘国友 ,  朱春林 ,  朱利恒

IPC: H01L29/739 ,  H01L29/423 ,  H01L29/06

Abstract: 本发明公开了一种具有折叠型复合栅结构的IGBT芯片，包括若干复合栅单元，每一所述复合栅单元包括栅极区和位于所述栅极区两侧的有源区，其中，所述栅极区包括：在所述栅极区的指定位置向下刻蚀而成的至少一个沟槽，所述沟槽内设置有沟槽栅极；位于所述栅极区的表面上的平面栅极，所述平面栅极与沟槽栅极相连。所述有源区包括分别位于所述栅极区两侧的沟槽栅有源区和平面栅有源区，沟槽栅有源区和平面栅有源区均包括自下而上分布的N阱区、P阱区、P+掺杂区和N+掺杂扩散区。采用本发明可以大幅度提升IGBT芯片密度，并保留沟槽栅低通耗、高电流密度和平面栅宽安全工作区的特性。