公开(公告)号：CN102569305B

公开(公告)日：2015-03-25

申请号：CN201210020444.2

申请日：2007-09-14

Applicant: 株式会社东芝

Inventor： 远藤真人 ,  荒井史隆

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。

公开(公告)号：CN101409291B

公开(公告)日：2011-06-29

申请号：CN200810178569.1

申请日：2008-09-27

Applicant: 株式会社东芝

Inventor： 水上诚 ,  荒井史隆

IPC: H01L27/115 ,  H01L23/544 ,  H01L21/8247 ,  G11C16/10

CPC classification number: H01L27/11578 ,  G11C5/02 ,  G11C16/0483 ,  H01L27/11568 ,  H01L27/11582 ,  H01L29/792 ,  H01L29/7926

Abstract: 本发明涉及一种非易失性半导体存储装置以及一种用于控制该非易失性半导体存储装置的方法。根据本发明的一个方面，提供一种非易失性半导体存储装置，其包括：基底；层叠部分，包括交替地层叠在所述基底上的多个导体层和多个绝缘层，所述多个导体层和所述多个绝缘层中的至少一个层形成标记层；电荷累积膜，形成在存储器塞孔的内表面上，所述存储器塞孔从所述层叠部分的顶面到底面在所述层叠部分中形成；以及半导体柱，通过所述电荷累积膜在所述存储器塞孔内形成。

公开(公告)号：CN101409291A

公开(公告)日：2009-04-15

申请号：CN200810178569.1

申请日：2008-09-27

Applicant: 株式会社东芝

Inventor： 水上诚 ,  荒井史隆

IPC: H01L27/115 ,  H01L23/544 ,  H01L21/8247 ,  G11C16/10

CPC classification number: H01L27/11578 ,  G11C5/02 ,  G11C16/0483 ,  H01L27/11568 ,  H01L27/11582 ,  H01L29/792 ,  H01L29/7926

Abstract: 本发明涉及一种非易失性半导体存储装置以及一种用于控制该非易失性半导体存储装置的方法。根据本发明的一个方面，提供一种非易失性半导体存储装置，其包括：基底；层叠部分，包括交替地层叠在所述基底上的多个导体层和多个绝缘层，所述多个导体层和所述多个绝缘层中的至少一个层形成标记层；电荷累积膜，形成在存储器塞孔的内表面上，所述存储器塞孔从所述层叠部分的顶面到底面在所述层叠部分中形成；以及半导体柱，通过所述电荷累积膜在所述存储器塞孔内形成。

公开(公告)号：CN1339824A

公开(公告)日：2002-03-13

申请号：CN01125590.0

申请日：2001-08-16

Applicant: 株式会社东芝

Inventor： 竹内祐司 ,  荒井史隆

IPC: H01L23/52 ,  H01L27/10 ,  H01L21/8239 ,  H01L21/768

CPC classification number: H01L23/528 ,  H01L27/115 ,  H01L27/11524 ,  H01L27/11529 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案,线和间距宽度小的区域的线图案的偶数的图案,在和线和间距宽度大的区域的线图案连接的同时,在长度方向的中途使线宽度阶梯形加粗,线和间距宽度小的区域的线图案的奇数的图案,使其终端位置在连接区域中各不相同。由此,抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。

公开(公告)号：CN101145560B

公开(公告)日：2012-11-21

申请号：CN200710182181.4

申请日：2007-09-14

Applicant: 株式会社东芝

Inventor： 远藤真人 ,  荒井史隆

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。

公开(公告)号：CN100382325C

公开(公告)日：2008-04-16

申请号：CN200510056372.7

申请日：2005-03-18

Applicant: 株式会社东芝

Inventor： 长谷川武裕 ,  梅泽明 ,  作井康司 ,  荒井史隆 ,  三谷了

IPC: H01L27/115 ,  G11C16/02 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  G11C11/005 ,  G11C16/0433 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/20 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。

公开(公告)号：CN1670959A

公开(公告)日：2005-09-21

申请号：CN200510056372.7

申请日：2005-03-18

Applicant: 株式会社东芝

Inventor： 长谷川武裕 ,  梅泽明 ,  作井康司 ,  荒井史隆 ,  三谷了

IPC: H01L27/10 ,  H01L27/04 ,  H01L21/00

CPC classification number: H01L27/11524 ,  G11C11/005 ,  G11C16/0433 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/20 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括：含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。

公开(公告)号：CN1577863A

公开(公告)日：2005-02-09

申请号：CN200410003750.0

申请日：2004-01-30

Applicant: 株式会社东芝

Inventor： 竹渕政孝 ,  荒井史隆

IPC: H01L27/105 ,  H01L27/115 ,  H01L21/8247 ,  H01L21/8234 ,  H01L21/8239

CPC classification number: H01L21/823857 ,  H01L27/112 ,  H01L27/1122 ,  H01L27/11529 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11546

Abstract: 本发明公开了含有非易失性存储器的半导体器件。倘采用该半导体器件，则把第2栅极电极膜用做逻辑电路的栅极电极膜和非易失性存储器的控制栅极电极膜。该构造在第2栅极电极膜形成后的热处理比较少，更适合于构成逻辑电路的晶体管的微细化。

公开(公告)号：CN1505154A

公开(公告)日：2004-06-16

申请号：CN200310118680.9

申请日：2003-11-28

Applicant: 株式会社东芝

Inventor： 清水晓 ,  白田理一郎 ,  荒井史隆

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C16/08 ,  G11C16/0483 ,  H01L27/105 ,  H01L27/115

Abstract: 本发明公开了一种半导体存储器件，包含分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管。第一、第二、第三传输晶体管的电流通路的一端分别与第一、第二、第三存储单元晶体管的控制电极连接。在第一、第二、第三传输晶体管的电流通路的另一端上分别外加写入电压、通过电压、第一电压。通过电压比写入电压低，第一电压比通过电压低。第一控制部在第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压。第二控制部在第三传输晶体管的栅极上外加用于使第三传输晶体管导通的、与第一导通电压不同的第二导通电压。

公开(公告)号：CN1374700A

公开(公告)日：2002-10-16

申请号：CN02106749.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 松永泰彦 ,  八重樫利武 ,  荒井史隆 ,  白田理一郎

IPC: H01L27/115 ,  H01L27/112 ,  G11C16/00

CPC classification number: G11C16/0483 ,  G11C16/10

Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联,两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入,给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中,在选中从位线BL一侧算起的第2号存储器晶体管时,给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。