公开(公告)号：CN1374700A

公开(公告)日：2002-10-16

申请号：CN02106749.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 松永泰彦 ,  八重樫利武 ,  荒井史隆 ,  白田理一郎

IPC: H01L27/115 ,  H01L27/112 ,  G11C16/00

CPC classification number: G11C16/0483 ,  G11C16/10

Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联,两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入,给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中,在选中从位线BL一侧算起的第2号存储器晶体管时,给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。

公开(公告)号：CN100448010C

公开(公告)日：2008-12-31

申请号：CN200610006367.X

申请日：2006-01-17

Applicant: 株式会社东芝

Inventor： 八重樫利武 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/78 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 本发明提供一种可以防止因存储单元元件区域宽度的减小导致元件特性恶化的半导体器件。该半导体器件具有在半导体衬底1上形成的元件隔离区域7a、由元件隔离区域7a所隔开的元件区域6a、在元件区域6a上形成的栅绝缘膜3a、在栅绝缘膜3a上形成的栅电极4a。此外，还具有在半导体衬底1上形成的元件隔离区域7b、由元件离区域7b所隔开的元件区域6b、在元件区域6b上形成的栅绝缘膜3b、在栅绝缘膜3b上形成的栅电极4b。在元件隔离区域7a和元件区域6a之间形成氧化硅膜8a，在元件隔离区域7b和元件区域6b之间形成氧化硅膜8b。元件隔离区域7a的宽度比元件隔离区域7b的宽度窄，氧化硅膜8a的厚度比氧化硅膜8b的厚度薄。

公开(公告)号：CN1819207A

公开(公告)日：2006-08-16

申请号：CN200610006367.X

申请日：2006-01-17

Applicant: 株式会社东芝

Inventor： 八重樫利武 ,  盐泽顺一

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/78 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 本发明提供一种可以防止因存储单元元件区域宽度的减小导致元件特性恶化的半导体器件。该半导体器件具有在半导体衬底1上形成的元件隔离区域7a、由元件隔离区域7a所隔开的元件区域6a、在元件区域6a上形成的栅绝缘膜3a、在栅绝缘膜3a上形成的栅电极4a。此外，还具有在半导体衬底1上形成的元件隔离区域7b、由元件隔离区域7b所隔开的元件区域6b、在元件区域6b上形成的栅绝缘膜3b、在栅绝缘膜3b上形成的栅电极4b。在元件隔离区域7a和元件区域6a之间形成氧化硅膜8a，在元件隔离区域7b和元件区域6b之间形成氧化硅膜8b。元件隔离区域7a的宽度比元件隔离区域7b的宽度窄，氧化硅膜8a的厚度比氧化硅膜8b的厚度薄。

公开(公告)号：CN1201402C

公开(公告)日：2005-05-11

申请号：CN02106749.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 松永泰彦 ,  八重樫利武 ,  荒井史隆 ,  白田理一郎

IPC: H01L27/115 ,  H01L27/112 ,  G11C16/00

CPC classification number: G11C16/0483 ,  G11C16/10

Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联，两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入，给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中，在选中从位线BL一侧算起的第2号存储器晶体管时，给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。