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公开(公告)号：CN107871749B
公开(公告)日：2023-06-30
申请号：CN201710839551.0
申请日：2017-09-18
Applicant: 三星电子株式会社
Abstract: 一种制造半导体器件的方法包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层形成在第二子阻挡层与垂直孔的内侧壁之间。
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公开(公告)号：CN107871749A
公开(公告)日：2018-04-03
申请号：CN201710839551.0
申请日：2017-09-18
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
CPC classification number: H01L29/40117 , H01L21/02164 , H01L21/0217 , H01L21/0223 , H01L27/1157 , H01L27/11582 , H01L27/11578
Abstract: 一种制造半导体器件的方法包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层形成在第二子阻挡层与垂直孔的内侧壁之间。
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公开(公告)号：CN107591404A
公开(公告)日：2018-01-16
申请号：CN201710546180.7
申请日：2017-07-06
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L21/768
CPC classification number: H01L27/11582 , H01L21/28282 , H01L27/1157 , H01L29/4234 , H01L29/42368
Abstract: 提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
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公开(公告)号：CN110931502B
公开(公告)日：2024-10-29
申请号：CN201910836966.1
申请日：2019-09-05
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置。该装置可以包括在包括单元阵列区和连接区的基底上的第一堆叠结构、在第一堆叠结构上的第二堆叠结构、在单元阵列区上并且穿透第一堆叠结构并使基底和第二堆叠结构的底表面暴露的第一竖直沟道孔、在单元阵列区上并且穿透第二堆叠结构并使第一竖直沟道孔暴露的第二竖直沟道孔以及放置在第一竖直沟道孔中并且与第二堆叠结构的底表面相邻的缓冲图案，第二竖直沟道孔的底部直径小于第一竖直沟道孔的顶部直径。
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公开(公告)号：CN116896887A
公开(公告)日：2023-10-17
申请号：CN202310166574.5
申请日：2023-02-24
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：外围电路结构，包括：第一衬底、第一衬底上的电路器件、电连接到电路器件的下布线结构、覆盖下布线结构的下绝缘层、以及下绝缘层上的扩散阻挡层；以及存储单元结构，包括：第二衬底，在外围电路结构上包括第一区域和第二区域；栅电极，在第一区域中在垂直于第二衬底的上表面的第一方向上堆叠并彼此间隔开，并且在第二区域中在垂直于第一方向的第二方向上延伸以形成阶梯形状；以及沟道结构，在第一方向上穿透栅电极，并且各自包括沟道层。扩散阻挡层包括氢渗透率低于氮化硅的氢渗透率的第一材料层。
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Patent Agency Ranking
公开(公告)号：CN107591404B
公开(公告)日：2023-06-20
申请号：CN201710546180.7
申请日：2017-07-06
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/20 , H01L21/768
Abstract: 提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
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公开(公告)号：CN112310110A
公开(公告)日：2021-02-02
申请号：CN202010744122.7
申请日：2020-07-29
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582 , H01L29/792
Abstract: 一种垂直存储器装置包括：沟道，其在衬底上在垂直方向上延伸；电荷存储结构，其在沟道的外侧壁上并且包括在水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和第一阻挡图案；以及在垂直方向上彼此间隔开的栅电极，每一个栅电极围绕电荷存储结构。电荷存储结构包括电荷俘获图案，每一个电荷俘获图案在水平方向上面向栅电极之一。每一个电荷俘获图案的面向隧道绝缘图案的内侧壁在垂直方向上的长度小于其面向第一阻挡图案的外侧壁在垂直方向上的长度。
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公开(公告)号：CN112310110B
公开(公告)日：2025-01-24
申请号：CN202010744122.7
申请日：2020-07-29
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器装置包括：沟道，其在衬底上在垂直方向上延伸；电荷存储结构，其在沟道的外侧壁上并且包括在水平方向上顺序地堆叠的隧道绝缘图案、电荷俘获图案和第一阻挡图案；以及在垂直方向上彼此间隔开的栅电极，每一个栅电极围绕电荷存储结构。电荷存储结构包括电荷俘获图案，每一个电荷俘获图案在水平方向上面向栅电极之一。每一个电荷俘获图案的面向隧道绝缘图案的内侧壁在垂直方向上的长度小于其面向第一阻挡图案的外侧壁在垂直方向上的长度。
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公开(公告)号：CN110931502A
公开(公告)日：2020-03-27
申请号：CN201910836966.1
申请日：2019-09-05
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11573
Abstract: 提供了一种三维半导体存储器装置。该装置可以包括在包括单元阵列区和连接区的基底上的第一堆叠结构、在第一堆叠结构上的第二堆叠结构、在单元阵列区上并且穿透第一堆叠结构并使基底和第二堆叠结构的底表面暴露的第一竖直沟道孔、在单元阵列区上并且穿透第二堆叠结构并使第一竖直沟道孔暴露的第二竖直沟道孔以及放置在第一竖直沟道孔中并且与第二堆叠结构的底表面相邻的缓冲图案，第二竖直沟道孔的底部直径小于第一竖直沟道孔的顶部直径。
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公开(公告)号：CN106663682B
公开(公告)日：2019-09-03
申请号：CN201480078969.9
申请日：2014-06-23
Applicant: 三星电子株式会社
IPC: H01L27/1157
Abstract: 本发明构思提供了制造半导体装置的方法。所述方法包括：形成包括交替地且重复地堆叠在基底上的绝缘层和牺牲层的薄层结构；形成贯穿薄层结构并暴露基底的通孔；形成覆盖通孔的内侧壁并部分填充通孔的半导体层；使半导体层的第一部分氧化以形成第一绝缘层；以及将氧原子注入到半导体层的第二部分中。第二部分的氧原子浓度比第一绝缘层的氧原子浓度低。利用氧化工艺同时执行使第一部分氧化的步骤和将氧原子注入到第二部分中的步骤。
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