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公开(公告)号：CN118230777A
公开(公告)日：2024-06-21
申请号：CN202311163069.1
申请日：2023-09-11
Applicant: 三星电子株式会社
IPC: G11C7/10 , G11C7/22 , G11C11/4076 , G11C11/4093 , G11C11/4096
Abstract: 提供了发送器、存储器件和包括该发送器的半导体器件。发送器被配置为并行地接收第一数据至第N数据并且响应于相位彼此不同的第一时钟信号至第N时钟信号来顺序地输出第一数据至第N数据，其中N是至少为2的整数，发送器包括：第一数据选择器至第N数据选择器，包括与第一数据至第N数据对应的第一数据选择器和第二数据选择器，第一数据选择器至第N数据选择器中的每一者被配置为：对第一数据至第N数据中的一者和第一时钟信号至第N时钟信号执行逻辑运算并且输出多个数据选择信号；第一前置驱动器，与第一数据选择器至第N数据选择器当中的至少两个数据选择器对应，第一前置驱动器被配置为：从至少两个数据选择器接收多个数据选择信号。
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公开(公告)号：CN115954023A
公开(公告)日：2023-04-11
申请号：CN202211198159.X
申请日：2022-09-29
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种接收多电平信号的接收器，包括采样保持电路、第一模数转换电路和第二模数转换电路、以及数模转换电路。采样保持电路通过对输入数据信号进行采样和保持来生成采样数据信号。第一模数转换电路基于输入数据信号和多个参考电压中的第一选择参考电压产生输出数据的第一位。数模转换电路基于输出数据的第一位从多个参考电压中选择至少一个附加选择参考电压。第二模数转换电路基于采样数据信号和至少一个附加选择参考电压产生输出数据的至少一个附加位。
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公开(公告)号：CN114242129A
公开(公告)日：2022-03-25
申请号：CN202111058694.0
申请日：2021-09-08
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种存储设备包括：存储单元阵列；以及发送器，其中，发送器包括脉冲幅度调制(PAM)编码器，被配置为根据从存储单元阵列读取的数据来生成基于PAM‑n的第一输入信号，其中n是大于或等于4的整数；前置驱动器，被配置为：基于第一输入信号并基于校准码信号来生成第二输入信号，并使用第一电源电压来输出第二输入信号；以及驱动器，被配置为：响应于第二输入信号，使用低于第一电源电压的第二电源电压，输出PAM‑n DQ信号。
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公开(公告)号：CN115995243A
公开(公告)日：2023-04-21
申请号：CN202211090209.2
申请日：2022-09-07
Applicant: 三星电子株式会社
Abstract: 提供了一种用于接收多电平信号的接收器及包括其的存储器件。接收多电平信号的接收器包括前置放大器电路、限幅器电路和译码器电路。前置放大器电路基于输入数据信号和多个参考电压来生成多个中间数据信号。限幅器电路基于多个中间数据信号和时钟信号来生成多个判定信号。译码器电路基于多个判定信号来生成输出数据。前置放大器电路包括第一电路和第二电路。第一电路基于输入数据信号和多个参考电压中的一个参考电压来生成多个中间数据信号中的一个中间数据信号，并且具有第一结构。第二电路基于输入数据信号和多个参考电压中的另一个参考电压来生成多个中间数据信号中的另一个中间数据信号，并且具有与第一结构不同的第二结构。
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Patent Agency Ranking
公开(公告)号：CN113936711A
公开(公告)日：2022-01-14
申请号：CN202110556111.0
申请日：2021-05-21
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种时钟转换电路，其包括第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并响应于第一输入时钟的第一逻辑状态进行操作，第二输入时钟相对于第一输入时钟延迟多达90度；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。
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公开(公告)号：CN117220666A
公开(公告)日：2023-12-12
申请号：CN202310675710.3
申请日：2023-06-08
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
IPC: H03K19/0944 , G09G3/20 , H03K19/017 , H03K19/003 , H03M9/00
Abstract: 一种并串转换器，包括被配置为分别接收第一至第四数据输入信号的第一至第四输入节点，以及被配置为输出数据输出信号的输出节点。提供了第一至第四逻辑电路，其被配置为与第一至第四时钟信号同步地、一次一个地将第一至第四输入节点中的相应节点电耦接到输出节点。第一逻辑电路包括第一输入电路、第二输入电路和电耦接到第一输入电路和第二输入电路的输出电路。该输出电路包括具有耦接到输出节点的漏极端子的第一上拉晶体管和第一下拉晶体管，连接在第一上拉晶体管的源极端和第一电源节点之间的第二上拉晶体管，以及连接在第一下拉晶体管的源极端和第二电源节点之间的第二下拉晶体管。
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公开(公告)号：CN116092540A
公开(公告)日：2023-05-09
申请号：CN202211128836.0
申请日：2022-09-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种方法包括：使用初始上拉代码和初始下拉代码测量第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路的线性度，第一上拉电路、第二上拉电路和第三上拉电路中的每一个上拉电路具有基于相应的上拉代码而确定的相应的电阻值，并且第一下拉电路、第二下拉电路和第三下拉电路中的每一个下拉电路具有基于相应的下拉代码而确定的相应的电阻值，以及基于测量结果确定校准设置指示器，该校准设置指示器指示包括第一上拉电路、第二上拉电路、第三上拉电路、第一下拉电路、第二下拉电路和第三下拉电路在内的发送驱动器的校准方法。
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公开(公告)号：CN114446376A
公开(公告)日：2022-05-06
申请号：CN202111200481.7
申请日：2021-10-14
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：多相时钟发生器，产生多个分频时钟信号；第一纠错块，接收多个分频时钟信号中的第一分频时钟信号；第一数据多路复用器，发送对应于第一分频时钟信号的第一最低有效位数据；第二纠错块，接收第一分频时钟信号；以及第二数据多路复用器，发送对应于第一分频时钟信号的第一最高有效位数据。第一纠错块接收第一最低有效位数据，并校正第一最低有效位数据的切换时间。第二纠错块接收第一最高有效位数据，并校正第一最高有效位数据的切换时间。
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公开(公告)号：CN118351900A
公开(公告)日：2024-07-16
申请号：CN202410030298.4
申请日：2024-01-09
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 提供了正交误差校正电路和具有其的存储器装置。存储器装置包括：时钟接收器，其接收外部时钟信号；发送器，其并行地接收第一至第N数据并且基于包括不同相位的第一至第N时钟信号顺序地输出第一至第N数据；正交误差校正电路，其校正第一至第N时钟信号之间的偏斜，其中，外部时钟信号包括与第一至第N时钟信号相同的频率，并且正交误差校正电路选择性地接收第一至第N时钟信号中的第一时钟信号，基于相对于第一时钟信号的延迟操作产生包括与第一时钟信号的相位不同的相位的第二时钟信号，并且通过执行基于第一时钟信号和第二时钟信号产生的第一至第N时钟信号之间的相位比较来校正第一至第N时钟信号之间的偏斜。
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