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公开(公告)号：CN107450890B
公开(公告)日：2023-10-31
申请号：CN201710388291.X
申请日：2017-05-27
Applicant: 三星电子株式会社
Abstract: 一种包括存储单元阵列和配置为执行内部处理操作的内部处理器的半导体存储设备的操作方法，包括：在存储设备处接收指示存储设备应当以处理器模式还是正常模式操作的第一模式指示符；在所述存储设备处接收用于所述存储设备的处理信息；当所述第一模式指示符指示所述存储设备应当以所述处理器模式操作时，将所述处理信息存储在所述存储单元阵列的第一存储单元区段中，由内部处理器执行所存储的处理信息执行内部处理；以及将内部处理的结果存储在存储单元阵列中。
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公开(公告)号：CN112819147A
公开(公告)日：2021-05-18
申请号：CN202010986760.X
申请日：2020-09-18
Applicant: 三星电子株式会社
Abstract: 一种神经形态设备包括：存储器单元阵列，包括第一存储器单元和第二存储器单元，第一存储器单元对应于第一地址并存储第一权重，第二存储器单元对应于第二地址并存储第二权重；以及神经元电路，包括积分器和激活电路，积分器对来自第一存储器单元的第一读取信号求和，激活电路基于从积分器输出的第一读取信号的第一和信号来输出第一激活信号。
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公开(公告)号：CN111679786A
公开(公告)日：2020-09-18
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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公开(公告)号：CN103680594B
公开(公告)日：2018-03-27
申请号：CN201310384656.3
申请日：2013-08-29
Applicant: 三星电子株式会社
IPC: G11C11/406
CPC classification number: G06F3/061 , G06F3/0604 , G06F3/0659 , G06F3/0676 , G06F3/068 , G06F13/1642 , G11C7/00 , G11C7/1048 , G11C11/4076 , Y02D10/14
Abstract: 存储器系统包括存储器件和存储器控制器。存储器件包括多个存储单元。存储器控制器被配置为在激活命令和预充电命令之间在存储器件上连续地执行多个写命令。在存储器系统中，当在执行具有所述多个写命令当中的最后的写命令的第一写操作之后并且然后发出所述预充电命令时，在所述预充电命令之后发出用于第二写操作的所述最后的写命令。第一写操作和第二写操作将相同的数据集写到所述多个存储单元当中具有相同地址的存储单元。
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公开(公告)号：CN110390388B
公开(公告)日：2024-09-10
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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Patent Agency Ranking
公开(公告)号：CN107657977B
公开(公告)日：2022-04-19
申请号：CN201710617027.9
申请日：2017-07-26
Applicant: 三星电子株式会社
Abstract: 一种堆叠式存储器，包括逻辑半导体裸片、堆叠有逻辑半导体裸片的多个存储器半导体裸片、电连接逻辑半导体裸片和存储器半导体裸片的多个穿硅通孔(TSV)、设置在逻辑半导体裸片中并且被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器、分别设置在存储器半导体裸片中并且被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器、以及分别设置在存储器半导体裸片中并且被配置为存储与数据处理相关联的数据的多个存储器集成电路。
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公开(公告)号：CN110390388A
公开(公告)日：2019-10-29
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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公开(公告)号：CN102456390A
公开(公告)日：2012-05-16
申请号：CN201110331981.4
申请日：2011-10-27
Applicant: 三星电子株式会社
CPC classification number: G11C7/18 , G11C7/06 , G11C2207/002 , G11C2207/005
Abstract: 一种半导体存储器器件，包括：至少一个存储单元块以及至少一个连接单元。所述至少一个存储单元块具有包含与第一位线连接的至少一个第一存储单元的第一区域、以及包含与第二位线连接的至少一个第二存储单元的第二区域。所述至少一个连接单元被配置为基于第一控制信号将第一位线与对应的位线读出放大器选择性地连接，以及被配置为基于第二控制信号将第二位线与对应的位线读出放大器经由对应的全局位线选择性地连接。
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公开(公告)号：CN111679785B
公开(公告)日：2025-03-11
申请号：CN202010147089.X
申请日：2020-03-05
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了用于处理操作的存储器装置、包括该存储器装置的数据处理系统以及操作该存储器装置的方法。存储器装置包括具有存储体的存储器、存储器内置处理器(PIM)电路和控制逻辑。PIM电路包括指令存储器，该指令存储器存储从主机提供的至少一条指令。PIM电路被配置为使用由主机提供的数据或从存储体读取的数据来处理操作，并存储由主机提供的至少一条指令。控制逻辑被配置为对从主机接收的命令/地址进行解码以生成解码结果，并基于解码结果执行控制操作以便进行以下各项之一：i)执行对存储体的存储器操作，和ii)PIM电路执行处理操作。响应于指示执行处理操作的命令/地址，控制指示指令存储器的位置的程序计数器的计数值。
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公开(公告)号：CN114153373A
公开(公告)日：2022-03-08
申请号：CN202110408578.0
申请日：2021-04-15
Applicant: 三星电子株式会社
Inventor： 埃尔德霍·帕蒂亚卡拉·通布拉·马修 , 阿尼鲁德·比鲁尔·基兰 , 柳鹤洙 , 普拉富·拉梅什·奥拉坎
IPC: G06F3/06
Abstract: 一种存储器系统，包括：存储器设备，包括存储器组和数据总线管理电路；以及主机，耦接到所述存储器设备。所述主机包括：存储器控制器，检测由至少一个应用发起的用于对存储在所述存储器设备内的数据执行至少一个操作的至少一个触发，所述至少一个操作包括数据拷贝操作和数据处理操作中的至少一种；以及通过使用至少一个缓存器填充命令和至少一个缓存器拷贝命令、实现所述存储器设备的数据总线管理电路和所述存储器组中的至少一个存储器组之间的数据的移动而无需与所述主机交换数据，对所述存储器设备内的数据执行所述至少一个操作。
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