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公开(公告)号：CN115729342A
公开(公告)日：2023-03-03
申请号：CN202210867629.0
申请日：2022-07-22
Applicant: 三星电子株式会社
IPC: G06F1/3234
Abstract: 提供了一种操作存储器件的方法及执行该方法的存储器件。在操作存储器件的方法中，接收使得所述存储器件进入空闲模式的第一命令。基于与所述存储器件相关联的工艺、电压和温度(PVT)变化来调整参考时间间隔。所述参考时间间隔用于确定功率控制操作的开始时间点，所述功率控制操作用于降低所述存储器件的功耗。基于所述第一命令来内部地测量维持所述空闲模式的第一时间间隔。响应于所述第一时间间隔比所述参考时间间隔长来执行所述功率控制操作。
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公开(公告)号：CN111968922A
公开(公告)日：2020-11-20
申请号：CN202010321665.8
申请日：2020-04-22
Applicant: 三星电子株式会社
IPC: H01L21/66
Abstract: 提供了一种测试集成电路(IC)器件的晶圆级方法和集成电路晶圆。所述方法包括：(i)向包含该IC器件的晶圆施加多个测试操作信号，(ii)响应于在晶圆上检测到所述多个测试操作信号中的至少一个的切换来生成测试使能信号，以及随后的(iii)响应于测试使能信号的生成来测试IC器件的至少一部分。所述生成的步骤还可以包括响应于在晶圆上检测到切换检测信号的非激活到激活的转变来生成测试使能信号。
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公开(公告)号：CN110322912A
公开(公告)日：2019-10-11
申请号：CN201910249322.2
申请日：2019-03-29
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种使用通过TSV发送的控制信号对数据进行采样的存储器装置。所述存储器装置的存储器裸片包括：第一先进先出(FIFO)电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。所述存储器装置的缓冲器裸片包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号来对从第一FIFO单元输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码生成通过第三硅通孔发送至存储器裸片的控制信号。
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公开(公告)号：CN110265383B
公开(公告)日：2023-10-20
申请号：CN201910121505.6
申请日：2019-02-19
Applicant: 三星电子株式会社
IPC: H01L23/544 , G01R31/28
Abstract: 提供了半导体管芯和包括其的半导体器件。该半导体管芯可以包括：第一延迟电路，形成在基板上并配置为延迟测试信号，第一延迟电路包括串联连接的第一延迟级；第二延迟电路，形成在基板上并配置为延迟测试信号，第二延迟电路包括串联连接的第二延迟级；至少一个穿通硅通路，连接到第一延迟级的输出端子中的至少一个输出端子，所述至少一个穿通硅通路贯穿基板；以及负载确定装置，配置为将从第一延迟级中的一个输出的第一延迟信号与从第二延迟级中的一个输出的第二延迟信号相比较，并且确定所述至少一个穿通硅通路的负载。
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公开(公告)号：CN107437541B
公开(公告)日：2022-04-26
申请号：CN201710397707.4
申请日：2017-05-31
Applicant: 三星电子株式会社
IPC: H01L25/065
Abstract: 一种堆叠半导体器件包括沿竖直方向堆叠的多个半导体管芯、第一和第二信号路径、发射单元和接收单元。第一和第二信号路径电连接到多个半导体管芯，其中第一信号路径和第二信号路径中的每一个包括至少一个贯穿衬底通路。发射单元与发射信号的变换定时同步地产生第一驱动信号和第二驱动信号，以将第一驱动信号输出到第一信号路径并将第二驱动信号输出到第二信号路径。所述接收单元从第一信号路径接收对应于第一驱动信号的第一衰减信号，并从第二信号路径接收对应于第二驱动信号的第二衰减信号，以产生对应于发射信号的接收信号。
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Patent Agency Ranking
公开(公告)号：CN107657977B
公开(公告)日：2022-04-19
申请号：CN201710617027.9
申请日：2017-07-26
Applicant: 三星电子株式会社
Abstract: 一种堆叠式存储器，包括逻辑半导体裸片、堆叠有逻辑半导体裸片的多个存储器半导体裸片、电连接逻辑半导体裸片和存储器半导体裸片的多个穿硅通孔(TSV)、设置在逻辑半导体裸片中并且被配置为执行与数据处理的一部分相对应的全局子处理的全局处理器、分别设置在存储器半导体裸片中并且被配置为执行与数据处理的其他部分相对应的局部子处理的多个局部处理器、以及分别设置在存储器半导体裸片中并且被配置为存储与数据处理相关联的数据的多个存储器集成电路。
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公开(公告)号：CN110322912B
公开(公告)日：2024-06-04
申请号：CN201910249322.2
申请日：2019-03-29
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种使用通过TSV发送的控制信号对数据进行采样的存储器装置。所述存储器装置的存储器裸片包括：第一先进先出(FIFO)电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。所述存储器装置的缓冲器裸片包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号来对从第一FIFO单元输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码生成通过第三硅通孔发送至存储器裸片的控制信号。
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公开(公告)号：CN107480077B
公开(公告)日：2021-02-09
申请号：CN201710412819.2
申请日：2017-06-05
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 一种存储器设备包括存储器单元阵列，所述存储器单元阵列具有带有对应的多个独立通道的多个存储器单元组，并且所述设备及其操作方法对存储器单元组执行内部数据处理操作。所述存储器设备包括内部命令发生器和用于公共内部处理通道的内部公共总线，其中所述内部命令发生器被配置为响应于命令的接收生成一个或多个内部命令来执行内部数据处理操作，所述内部公共总线被布置为由所述多个存储器单元组共享，并被配置为当执行所述内部数据处理操作时，在所述多个存储器单元组之间形成数据的传输路径。
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公开(公告)号：CN107480077A
公开(公告)日：2017-12-15
申请号：CN201710412819.2
申请日：2017-06-05
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 一种存储器设备包括存储器单元阵列，所述存储器单元阵列具有带有对应的多个独立通道的多个存储器单元组，并且所述设备及其操作方法对存储器单元组执行内部数据处理操作。所述存储器设备包括内部命令发生器和用于公共内部处理通道的内部公共总线，其中所述内部命令发生器被配置为响应于命令的接收生成一个或多个内部命令来执行内部数据处理操作，所述内部公共总线被布置为由所述多个存储器单元组共享，并被配置为当执行所述内部数据处理操作时，在所述多个存储器单元组之间形成数据的传输路径。
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公开(公告)号：CN110265069B
公开(公告)日：2025-05-16
申请号：CN201910169891.6
申请日：2019-03-06
Applicant: 三星电子株式会社
Abstract: 根据一些实施例，一种高带宽存储器设备包括基管芯和多个存储器管芯，该多个存储器管芯堆叠在基管芯上并通过多个基板通孔电连接到基管芯。基管芯包括：多个第一输入缓冲器，被构造为从连接到基管芯外部的多个第一凸块接收通道时钟信号、通道命令/地址和通道数据；多个第二输入缓冲器，被构造为从连接到基管芯外部的多个第二凸块接收测试时钟信号、测试命令/地址和测试数据；监测单元；多个第一输出缓冲器，连接到监测单元并被构造为将来自监测单元的监测数据输出到多个第二凸块；以及从多个第一输入缓冲器到监测单元的多条路径。
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