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公开(公告)号：CN110322912A
公开(公告)日：2019-10-11
申请号：CN201910249322.2
申请日：2019-03-29
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种使用通过TSV发送的控制信号对数据进行采样的存储器装置。所述存储器装置的存储器裸片包括：第一先进先出(FIFO)电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。所述存储器装置的缓冲器裸片包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号来对从第一FIFO单元输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码生成通过第三硅通孔发送至存储器裸片的控制信号。
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公开(公告)号：CN107437541B
公开(公告)日：2022-04-26
申请号：CN201710397707.4
申请日：2017-05-31
Applicant: 三星电子株式会社
IPC: H01L25/065
Abstract: 一种堆叠半导体器件包括沿竖直方向堆叠的多个半导体管芯、第一和第二信号路径、发射单元和接收单元。第一和第二信号路径电连接到多个半导体管芯，其中第一信号路径和第二信号路径中的每一个包括至少一个贯穿衬底通路。发射单元与发射信号的变换定时同步地产生第一驱动信号和第二驱动信号，以将第一驱动信号输出到第一信号路径并将第二驱动信号输出到第二信号路径。所述接收单元从第一信号路径接收对应于第一驱动信号的第一衰减信号，并从第二信号路径接收对应于第二驱动信号的第二衰减信号，以产生对应于发射信号的接收信号。
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公开(公告)号：CN113126898A
公开(公告)日：2021-07-16
申请号：CN202011412501.2
申请日：2020-12-03
Applicant: 三星电子株式会社
Abstract: 一种存储器设备，包括：包括多个存储体的存储器存储体，每个存储体包括存储器单元阵列；计算逻辑，包括与存储体对应地布置的多个存储器内置处理器(PIM)电路，多个PIM电路中的每一个使用从从主机提供的数据和从存储体当中的对应存储体读取的信息中选择的至少一个来执行计算处理；以及控制逻辑，被配置为响应于每个从主机接收的命令和/或地址来控制对存储器存储体的存储器操作，或控制计算逻辑以执行计算处理，其中分别对存储体并行执行读取操作以用于计算处理，为存储体分别配置具有不同值的偏移，并且从存储体的相应存储器单元阵列中的不同位置读取信息并将其提供给PIM电路。
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公开(公告)号：CN112786086A
公开(公告)日：2021-05-11
申请号：CN202010776038.3
申请日：2020-08-05
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408
Abstract: 公开了存储器装置和包括存储器装置的存储器系统。根据发明构思的一些方面的存储器装置包括：存储器单元阵列，包括多个存储体；至少一个处理元件(PE)，连接到从所述多个存储体选择的至少一个存储体；和控制逻辑，被配置为控制包括在所述多个存储体中的每个中的字线被激活的激活操作，并且被配置为基于PE启用信号来控制至少一个存储体被刷新的刷新操作，PE启用信号被配置为选择性地启用所述至少一个PE。
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公开(公告)号：CN114496956A
公开(公告)日：2022-05-13
申请号：CN202111224190.1
申请日：2021-10-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：半导体结构，包括具有带沟道的有源区的半导体衬底；硅通孔(TSV)结构，包括配置为传送电力的电力TSV和配置为传送信号的信号TSV；以及排除区，位于距所述TSV结构的预定距离处并且由所述有源区界定。所述TSV结构穿透所述半导体衬底。所述排除区包括离所述电力TSV第一距离的第一元件区域和离所述信号TSV第二距离的第二元件区域。
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Patent Agency Ranking
公开(公告)号：CN114203219A
公开(公告)日：2022-03-18
申请号：CN202111079217.2
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种半导体存储器装置和包括其的系统。半导体存储器装置包括接口半导体晶片、至少一个存储器半导体晶片和连接接口半导体晶片与存储器半导体晶片的硅穿通件。接口半导体晶片包括命令引脚以接收从存储器控制器传递的命令信号和对命令信号解码的接口命令解码器。存储器半导体晶片包括被配置为存储数据的存储器集成电路和对从接口半导体晶片传递的命令信号解码的存储器命令解码器。接口半导体晶片不包括从存储器控制器接收时钟使能信号的时钟使能引脚。接口命令解码器和存储器命令解码器生成接口时钟使能信号和存储器时钟使能信号，以基于通过多个命令引脚从存储器控制器传递的电力模式命令控制接口半导体晶片和存储器半导体晶片的时钟供应。
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公开(公告)号：CN114155891A
公开(公告)日：2022-03-08
申请号：CN202110833742.2
申请日：2021-07-22
Applicant: 三星电子株式会社
Abstract: 根据一个方面的存储设备可以包括：存储单元阵列，包括各自包括多个存储体的第一存储体区域和第二存储体区域；运算逻辑，包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE；控制逻辑，被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式；第一模式信号发生器和第二模式信号发生器，被配置为控制第一和第二PE的启用，其中，响应于第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式，第一模式信号发生器被配置为输出第一模式信号以启用第一PE，并且第二模式信号发生器被配置为输出第二模式信号以禁用第二PE。
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公开(公告)号：CN110322912B
公开(公告)日：2024-06-04
申请号：CN201910249322.2
申请日：2019-03-29
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 公开了一种使用通过TSV发送的控制信号对数据进行采样的存储器装置。所述存储器装置的存储器裸片包括：第一先进先出(FIFO)电路，对从存储器单元阵列输出的数据进行采样，并基于从缓冲器裸片发送的控制信号通过第一硅通孔将数据输出至缓冲器裸片。所述存储器装置的缓冲器裸片包括：第二FIFO电路，基于通过第二硅通孔从存储器裸片发送的控制信号来对从第一FIFO单元输出的数据进行采样；校准电路，基于从缓冲器裸片到第一FIFO电路以及从第一FIFO电路到第二FIFO电路的路径的延迟来生成延迟码；以及延迟控制电路，基于读取命令和延迟码生成通过第三硅通孔发送至存储器裸片的控制信号。
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公开(公告)号：CN109585400B
公开(公告)日：2024-04-26
申请号：CN201811097297.2
申请日：2018-09-17
Applicant: 三星电子株式会社
Abstract: 提供了一种堆叠半导体装置、系统及在半导体装置中传输信号的方法。一种堆叠半导体装置，其包括：多个半导体裸片，其沿第一方向堆叠；M个数据路径，其电连接所述多个半导体裸片，一个数据路径包括一个或更多个穿硅通孔，其中，M是正整数；发送电路，其包括M个串行化单元，所述M个串行化单元被配置为将P个发送信号串行化为M个串行信号，并且将所述M个串行信号分别输出到所述M个数据路径，其中，P为大于M的正整数；以及接收电路，其包括M个并行化单元，所述M个并行化单元被配置为从所述M个数据路径接收所述M个串行信号，并且将所述M个串行信号并行化为与所述P个发送信号相对应的P个接收信号。
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公开(公告)号：CN109585400A
公开(公告)日：2019-04-05
申请号：CN201811097297.2
申请日：2018-09-17
Applicant: 三星电子株式会社
Abstract: 提供了一种堆叠半导体装置、系统及在半导体装置中传输信号的方法。一种堆叠半导体装置，其包括：多个半导体裸片，其沿第一方向堆叠；M个数据路径，其电连接所述多个半导体裸片，一个数据路径包括一个或更多个穿硅通孔，其中，M是正整数；发送电路，其包括M个串行化单元，所述M个串行化单元被配置为将P个发送信号串行化为M个串行信号，并且将所述M个串行信号分别输出到所述M个数据路径，其中，P为大于M的正整数；以及接收电路，其包括M个并行化单元，所述M个并行化单元被配置为从所述M个数据路径接收所述M个串行信号，并且将所述M个串行信号并行化为与所述P个发送信号相对应的P个接收信号。
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