-
-
公开(公告)号：CN1078378C
公开(公告)日：2002-01-23
申请号：CN92112631.X
申请日：1992-10-31
Applicant: 三星电子株式会社
IPC: G11C21/00
CPC classification number: G11C8/18 , G11C11/4076
Abstract: 本发明涉及一半导体存储装置，特别是一通过向芯片施加多个行地址选通信号而用以完成高速数据存取操作的动态随机存取存储器。多个行地址选通信号被加至多个管脚，且每一行地址选通信号在一数据存取操作期间被依次加以一激发信号。因而，多个存储单元阵列中的数据在一个存取周期时间内进行存取。这样，由于提供了大量随机数据，数据存取时间变得更快且系统特性能得到大的改进。
-
公开(公告)号：CN1049514C
公开(公告)日：2000-02-16
申请号：CN93119604.3
申请日：1993-09-30
Applicant: 三星电子株式会社
CPC classification number: G11C7/1018 , G11C7/1045 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C11/406 , G11C11/40618 , G11C11/4076 , G11C11/408 , G11C11/4082 , G11C11/4087 , G11C2207/2281
Abstract: 一同步DRAM，能同来自一外部系统的时钟同步地在其中一存贮单元阵列中存取数据。该同步DRAM接收一外部时钟并包括有大量的各有大量存贮单元并可操作在任有一效周期或一予充电周期的存贮体；一用于接收一行地址选通信号并响应该时钟而锁存该行地址选通信号的一逻辑电平的电路；用于接收一个存贮体的外部产生的地址的一地址输入电路；和用于接收该锁存的逻辑电平和来自地址输入电路的该地址的电路。
-
公开(公告)号：CN1043081C
公开(公告)日：1999-04-21
申请号：CN93109400.3
申请日：1993-07-31
Applicant: 三星电子株式会社
Inventor： 崔润浩
CPC classification number: G11C29/50 , G11C11/401
Abstract: 一个半导体存储器的老化启动电路和老化测试方法。该老化测试模式依靠在半导体芯片多个管脚中的一个特定管脚上加载高于外部电源电压的高电压来进行。在该老化测试中，芯片中字线的复位操作被关闭，而高电压被依次加载到所有可访问的晶体管上。在这种情况下，一旦选通一字线，该字线便能持续保持此状态，同时所有字线也被置为逻辑“高”状态。这样，即可大大缩短老化时间并可获得一可靠的老化测试。
-
公开(公告)号：CN1089054A
公开(公告)日：1994-07-06
申请号：CN93119604.3
申请日：1993-09-30
Applicant: 三星电子株式会社
CPC classification number: G11C7/1018 , G11C7/1045 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C11/406 , G11C11/40618 , G11C11/4076 , G11C11/408 , G11C11/4082 , G11C11/4087 , G11C2207/2281
Abstract: 一同步DRAM，能同来自一外部系统的时钟同步地在其中一存贮单元阵列中存取数据。该同步DRAM接收一外部时钟并包括有大量的各有大量存贮单元并可操作在任一有效周期或一预充电周期的存贮体；一用于接收一行地址选通信号并响应该时钟而锁存该行地址选通信号的一逻辑电平的电路；用于接收一个存贮体的外部产生的地址的一地址输入电路；和用于接收该锁存的逻辑电平和来自地址输入电路的该地址的电路。
-
Patent Agency Ranking
公开(公告)号：CN101131876B
公开(公告)日：2013-10-16
申请号：CN200710139739.0
申请日：2007-07-30
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1008 , G11C2029/0411 , G11C2207/104
Abstract: 提供了一种误差校正电路、误差校正方法和包含该误差校正电路的半导体存储装置。误差校正电路包括：局部校正子发生器、第一和第二误差位置检测器、系数计算器和确定器。局部校正子发生器计算至少两个局部校正子。第一误差位置检测器使用部分局部校正子计算第一误差位置。系数计算器使用局部校正子计算误差位置方程的系数。确定器基于系数确定误差类型。第二误差位置检测器基于误差类型选择地计算第二误差位置。半导体存储装置包括：误差校正电路；ECC编码器，基于信息数据产生编码的数据并通过将校正子数据和信息数据结合产生编码的数据；存储核，存储编码的数据。多比特ECC性能被保持，并且可对预定(1或2)或更少数量的误差比特快速执行ECC。
-
公开(公告)号：CN1075025A
公开(公告)日：1993-08-04
申请号：CN92112631.X
申请日：1992-10-31
Applicant: 三星电子株式会社
IPC: G11C21/00
CPC classification number: G11C8/18 , G11C11/4076
Abstract: 本发明涉及一半导体存储装置，特别是一通过向芯片施加多个行地址选通信号而用以完成高速数据存取操作的动态随机存取存储器。多个行地址选通信号被加至多个管脚，且每一行地址选通信号在一数据存取操作期间被依次加以一激发信号。因而，多个存储单元阵列中的数据在一个存取周期时间内进行存取。这样，由于提供了大量随机数据，数据存取时间变得更快且系统特性能得到大的改进。
-
-
公开(公告)号：CN101131876A
公开(公告)日：2008-02-27
申请号：CN200710139739.0
申请日：2007-07-30
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G11C7/1006 , G06F11/1008 , G11C2029/0411 , G11C2207/104
Abstract: 提供了一种误差校正电路、误差校正方法和包含该误差校正电路的半导体存储装置。误差校正电路包括：局部校正子发生器、第一和第二误差位置检测器、系数计算器和确定器。局部校正子发生器计算至少两个局部校正子。第一误差位置检测器使用部分局部校正子计算第一误差位置。系数计算器使用局部校正子计算误差位置方程的系数。确定器基于系数确定误差类型。第二误差位置检测器基于误差类型选择地计算第二误差位置。半导体存储装置包括：误差校正电路；ECC编码器，基于信息数据产生编码的数据并通过将校正子数据和信息数据结合产生编码的数据；存储核，存储编码的数据。多比特ECC性能被保持，并且可对预定(1或2)或更少数量的误差比特快速执行ECC。
-
公开(公告)号：CN1083971A
公开(公告)日：1994-03-16
申请号：CN93109400.3
申请日：1993-07-31
Applicant: 三星电子株式会社
Inventor： 崔润浩
IPC: H01L21/66 , H01L21/324 , H01L21/326 , G01R31/26 , G01R31/28
CPC classification number: G11C29/50 , G11C11/401
Abstract: 一个半导体存贮器的老化使能电路和老化测试方法。该老化测试模式依靠在半导体芯片多个管脚中的一个特定管脚上加载高于外部电源电压的高电压来进行。在该老化测试中，芯片中字线的复位操作被关闭，而高电压被依次加载到所有可访问的晶体管上。在这种情况下，一旦选通一字线，该字线便能持续保持此状态，同时所有字线也被置为逻辑“高”状态。这样，即可大大缩短老化时间并可获得一可靠的老化测试。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.018 seconds)
