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公开(公告)号：CN1089054A
公开(公告)日：1994-07-06
申请号：CN93119604.3
申请日：1993-09-30
Applicant: 三星电子株式会社
CPC classification number: G11C7/1018 , G11C7/1045 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C11/406 , G11C11/40618 , G11C11/4076 , G11C11/408 , G11C11/4082 , G11C11/4087 , G11C2207/2281
Abstract: 一同步DRAM，能同来自一外部系统的时钟同步地在其中一存贮单元阵列中存取数据。该同步DRAM接收一外部时钟并包括有大量的各有大量存贮单元并可操作在任一有效周期或一预充电周期的存贮体；一用于接收一行地址选通信号并响应该时钟而锁存该行地址选通信号的一逻辑电平的电路；用于接收一个存贮体的外部产生的地址的一地址输入电路；和用于接收该锁存的逻辑电平和来自地址输入电路的该地址的电路。
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公开(公告)号：CN1076300A
公开(公告)日：1993-09-15
申请号：CN92112743.X
申请日：1992-10-31
Applicant: 三星电子株式会社
Inventor： 张贤淳
CPC classification number: G11C29/808
Abstract: 一种行冗余电路，用以修复半导体存储器存储单元阵列中有缺陷的存储单元，它包括：地址选择器300，它接收两个或两个以上表示有缺陷的存储单元的地址二进制位，有选择地输出其中一个地址二进制位；熔丝盒100，用以存储除地址选择器输出的被选择的二进制位外的地址二进制位；和至少一个冗余解码器200、200A，用于对地址选择器和熔丝盒的输出信号解码，从而使冗余效率最高。
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公开(公告)号：CN1300801C
公开(公告)日：2007-02-14
申请号：CN02102056.6
申请日：2002-01-18
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/40622 , G11C7/1018 , G11C11/406 , G11C11/4087
Abstract: 用于执行PASR(部分阵列自更新)操作的系统和方法，其中在半导体存储装置中的包括一单元阵列的一个或多个所选择的存储体的一部分(即，1/2，1/4，1/8，或1/16)上执行用于再充电所存储的数据的更新操作。一方面，通过(1)在自更新操作期间通过行地址缓冲器控制行地址的产生和(2)控制一自更新周期产生电路以调整其自更新周期输出来执行PASR操作。该自更新周期是以在PASR操作期间提供降低电流消耗的方式来调整的。另一方面，通过在自更新操作期间控制相应于部分单元阵列的一个或多个行地址来执行PASR操作，从而通过禁止一存储体的未使用存储区的激活实现了降低自更新电流的消耗。
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公开(公告)号：CN1384505A
公开(公告)日：2002-12-11
申请号：CN02116187.9
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
CPC classification number: G11C5/143
Abstract: 一种控制半导体存储器的进入和退出低电(DPD)模式的半导体装置,包括:多个电压发生器,提供工作电压;DPD控制器,检测DPD条件,产生DPD信号,控制施加工作电压到半导体存储器;偏置电路,将至少一个电压发生器的多个节点偏置为至少一个预定电位以防在进入/退出DPD模式时误触发电路。另一种半导体装置包括:多个输入缓冲器,缓冲多个DPD型信号;辅助缓冲器,个别缓冲DPD进入/退出信号;多个电压发生器,向内部电路提供工作电压;DPD控制电路,接收DPD型信号以解码DPD进入和退出命令,解码DPD进入命令时输出电压发生器控制信号以关断电压发生器,关断除辅助缓冲器外的多个缓冲器;自动脉冲发生器,收到DPD退出命令时产生电压脉冲以启动半导体装置的内部电路。
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公开(公告)号：CN100350501C
公开(公告)日：2007-11-21
申请号：CN02116186.0
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
Abstract: 一种半导体装置，用于控制半导体存储器的进入和退出低电模式(DPD)，包括：多个电压发生器，用于提供工作电压到所述半导体存储器；DPD控制器，用于检测DPD状态和产生DPD信号以控制所述工作电压施加到所述半导体存储器；和控制电路，用于控制在DPD模式的进入/退出后接通/关断所述多个电压发生器的时刻，以便减少通过所述半导体存储器的电涌到小于最大电流值。
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Patent Agency Ranking
公开(公告)号：CN1384504A
公开(公告)日：2002-12-11
申请号：CN02116186.0
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
Abstract: 一种半导体装置,用于控制半导体存储器的进入和退出低电模式(DPD),包括:多个电压发生器,用于提供工作电压到所述半导体存储器;DPD控制器,用于检测DPD状态和产生DPD信号以控制所述工作电压施加到所述半导体存储器;和控制电路,用于控制在DPD模式的进入/退出后接通/关断所述多个电压发生器的时刻,以便减少通过所述半导体存储器的电涌到小于最大电流值。
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公开(公告)号：CN1049514C
公开(公告)日：2000-02-16
申请号：CN93119604.3
申请日：1993-09-30
Applicant: 三星电子株式会社
CPC classification number: G11C7/1018 , G11C7/1045 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C11/406 , G11C11/40618 , G11C11/4076 , G11C11/408 , G11C11/4082 , G11C11/4087 , G11C2207/2281
Abstract: 一同步DRAM，能同来自一外部系统的时钟同步地在其中一存贮单元阵列中存取数据。该同步DRAM接收一外部时钟并包括有大量的各有大量存贮单元并可操作在任有一效周期或一予充电周期的存贮体；一用于接收一行地址选通信号并响应该时钟而锁存该行地址选通信号的一逻辑电平的电路；用于接收一个存贮体的外部产生的地址的一地址输入电路；和用于接收该锁存的逻辑电平和来自地址输入电路的该地址的电路。
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公开(公告)号：CN100474441C
公开(公告)日：2009-04-01
申请号：CN02116187.9
申请日：2002-04-23
Applicant: 三星电子株式会社
IPC: G11C11/34 , G11C11/401 , H01L27/108
CPC classification number: G11C5/143
Abstract: 一种控制半导体存储器的进入和退出低电(DPD)模式的半导体装置，包括：多个电压发生器，提供工作电压；DPD控制器，检测DPD条件，产生DPD信号，控制施加工作电压到半导体存储器；偏置电路，将至少一个电压发生器的多个节点偏置为至少一个预定电位以防在进入/退出DPD模式时误触发电路。另一种半导体装置包括：多个输入缓冲器，缓冲多个DPD型信号；辅助缓冲器，个别缓冲DPD进入/退出信号；多个电压发生器，向内部电路提供工作电压；DPD控制电路，接收DPD型信号以解码DPD进入和退出命令，解码DPD进入命令时输出电压发生器控制信号以关断电压发生器，关断除辅助缓冲器外的多个缓冲器；自动脉冲发生器，收到DPD退出命令时产生电压脉冲以启动半导体装置的内部电路。
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公开(公告)号：CN101256841A
公开(公告)日：2008-09-03
申请号：CN200810092058.8
申请日：2008-01-09
Applicant: 三星电子株式会社
IPC: G11C29/14
CPC classification number: G11C29/40 , G11C5/04 , G11C29/1201 , G11C29/26 , G11C29/48 , G11C2029/2602
Abstract: 一种包含在存储芯片中的并行位测试(PBT)装置，该存储芯片被堆叠在多芯片封装(MCP)中并共享一数据信号线集，该装置可以包括：比较单元用于输出数据信号，该数据信号分别是在提供给指定存储芯片的测试数据信号和从那里输出的相关数据信号之间比较的表征；以及编码单元用于使用共享数据信号线集的第一子集来输出表征数据信号，该第一子集分别与其他存储芯片相关的编码单元所使用的其他子集不重叠，根据第一测试模式寄存器组(MRS)信号，编码单元从包含在第一子集中的共享数据信号线中选择一个或多个数据信号线。
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公开(公告)号：CN1384506A
公开(公告)日：2002-12-11
申请号：CN02102056.6
申请日：2002-01-18
Applicant: 三星电子株式会社
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/40622 , G11C7/1018 , G11C11/406 , G11C11/4087
Abstract: 用于执行PASR(部分阵列自更新)操作的系统和方法,其中在半导体存储装置中的包括一单元阵列的一个或多个所选择的存储体的一部分(即,1/2,1/4,1/8,或1/16)上执行用于再充电所存储的数据的更新操作。一方面,通过(1)在自更新操作期间通过行地址缓冲器控制行地址的产生和(2)控制一自更新周期产生电路以调整其自更新周期输出来执行PASR操作。该自更新周期是以在PASR操作期间提供降低电流消耗的方式来调整的。另一方面,通过在自更新操作期间控制相应于部分单元阵列的一个或多个行地址来执行PASR操作,从而通过禁止一存储体的未使用存储区的激活实现了降低自更新电流的消耗。
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