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    METHOD AND SYSTEM FOR MULTI-PATTERNING LAYOUT DECOMPOSITION
    1.
    发明申请
    METHOD AND SYSTEM FOR MULTI-PATTERNING LAYOUT DECOMPOSITION 有权
    用于多层布局分解的方法和系统

    公开(公告)号：US20150095857A1

    公开(公告)日：2015-04-02

    申请号：US14043890

    申请日：2013-10-02

    申请人： Taiwan Semiconductor Manufacturing Co., Ltd.

    发明人： Chin-Hsiung HSU ,  Chin-Chang HSU ,  Yuan-Te HOU ,  Godina HO ,  Wen-Hao CHEN ,  Wen-Ju YANG

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G03F1/00 ,  G03F1/36 ,  G03F1/70 ,  G03F7/70283 ,  G03F7/70466 ,  G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

    摘要： A portion of a layout of a single layer of an integrated circuit is to be multi-patterned. A method for layout decomposition includes determining spacings between adjacent pairs of patterns, and generating a conflict graph having a plurality of sub-graphs, in which a respective vertex corresponds to each respective sub-graph. The patterns within each respective sub-graph are divided into at least a first group and a second group, each of which is assigned to be patterned on the single layer by a respectively different one of a first mask or a second mask. The method further include determining, in a processor, a count of color-rule violations in the plurality of patterns within each respective sub-graph based on a predetermined set of criteria; and within each sub-graph, assigning the first group of patterns in the sub-graph to the one of the first mask or the second mask which results in a smaller count of color-rule violations.

    摘要翻译： 集成电路的单层布局的一部分是多图案化的。 用于布局分解的方法包括确定相邻图案对之间的间隔，以及生成具有多个子图的冲突图，其中相应的顶点对应于每个相应的子图。 每个相应子图中的图案被划分为至少第一组和第二组，其中的每一组被分配为通过第一掩模或第二掩模中的分别不同的一个在单层上被图案化。 该方法还包括在处理器中基于预定的一组标准来确定每个相应子图中的多个模式中的颜色规则违规的计数; 并且在每个子图中，将子图中的第一组图案分配给第一掩码或第二掩码中的一个，导致颜色规则违规的较小数量。

    LAYOUT METHOD AND SYSTEM FOR MULTI-PATTERNING INTEGRATED CIRCUITS
    4.
    发明申请
    LAYOUT METHOD AND SYSTEM FOR MULTI-PATTERNING INTEGRATED CIRCUITS 审中-公开
    多模式集成电路的布局方法和系统

    公开(公告)号：US20140237435A1

    公开(公告)日：2014-08-21

    申请号：US14267013

    申请日：2014-05-01

    申请人： Taiwan Semiconductor Manufacturing Co., Ltd.

    发明人： Huang-Yu CHEN ,  Tsong-Hua OU ,  Ken-Hsien HSIEH ,  Chin-Hsiung HSU

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G06F17/5072 ,  G06F2217/12

    摘要： A method identifies, as an independent node, any node representing a circuit pattern in any odd loop of a layout of a region of a layer of an IC that is not included in any other odd loop of the layout. The layer is to have a plurality of circuit patterns to be patterned using at least three photomasks. The method identifies, as a safe independent node, any independent node not closer than a threshold distance from any other independent nodes in another odd loop of the layout. The layout is modified, if the circuit patterns in the layout include any odd loop without any safe independent node, so that that after the modifying, each odd loop has at least one safe independent node.

    摘要翻译： 一种方法将作为独立节点的任何节点表示在不包括在布局的任何其它奇数循环中的IC层的区域的布局的任何奇数循环中的电路图案。 该层将具有使用至少三个光掩模进行图案化的多个电路图案。 该方法将安全独立节点识别为距离布局的另一个奇数循环中任何其他独立节点不超过阈值距离的任何独立节点。 布局被修改，如果布局中的电路图案包括没有任何安全独立节点的任何奇数循环，使得在修改之后，每个奇数循环至少有一个安全独立节点。

    COMPRESSION METHOD AND SYSTEM FOR USE WITH MULTI-PATTERNING
    7.
    发明申请
    COMPRESSION METHOD AND SYSTEM FOR USE WITH MULTI-PATTERNING 审中-公开
    使用多种方式的压缩方法和系统

    公开(公告)号：US20140053118A1

    公开(公告)日：2014-02-20

    申请号：US14064229

    申请日：2013-10-28

    申请人： Taiwan Semiconductor Manufacturing Co., Ltd.

    发明人： Huang-Yu CHEN ,  Chin-Hsiung HSU ,  Wen-Hao CHEN ,  Chung-Hsing WANG

    IPC分类号： G06F17/50

    CPC分类号： G06F17/50 ,  G03F1/70 ,  G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

    摘要： A method comprises (a) providing an integrated circuit (IC) layout comprising data representing a plurality of circuit patterns to be formed on or in a single layer of an IC by multi-patterning; (b) dividing the plurality of circuit patterns into two or more groups; (c) assigning the circuit patterns within each group to a respective mask to provide mask assignment data, for forming each group of circuit patterns on or in the single layer of the IC; (d) compressing the mask assignment data; and (e) storing the compressed mask assignment data to a non-transitory machine readable storage medium for use by an electronic design automation tool configured for reconstructing the mask assignment data from the compressed data.

    摘要翻译： 一种方法包括（a）提供集成电路（IC）布局，其包括通过多图案化表示要形成在IC的单层上或其中的多个电路图案的数据; （b）将所述多个电路图案分成两组或更多组; （c）将每个组内的电路图案分配给相应的掩模以提供掩模分配数据，以在IC上或其单层中形成每组电路图案; （d）压缩掩模分配数据; 以及（e）将压缩的掩模分配数据存储到非暂时的机器可读存储介质，以供配置用于从压缩数据重建掩模分配数据的电子设计自动化工具使用。