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    LEH memory module architecture design in the multi-level LDPC coded iterative system
    1.
    发明授权
    LEH memory module architecture design in the multi-level LDPC coded iterative system 有权
    LEH存储器模块架构设计在多级LDPC编码迭代系统中

    公开(公告)号：US09219504B2

    公开(公告)日：2015-12-22

    申请号：US13663006

    申请日：2012-10-29

    申请人： LSI Corporation

    发明人： Zongwang Li ,  Lei Chen ,  Shaohua Yang ,  Johnson Yen

    IPC分类号： H03M13/00 ,  H03M13/27 ,  H03M13/11

    CPC分类号： H03M13/6505 ,  H03M13/1111 ,  H03M13/1137 ,  H03M13/27 ,  H03M13/6331

    摘要： A memory in a LDPC decoding system includes data banks organized into a ping-pong memory. The ping-pong memory is connected to an interleaver and a de-interleaver. The interleaver interleaves L values; the interleaved L values are then stored in the ping-pong memory. A LDPC decoder retrieves L values from the ping-pong memory and returns E values to the ping-pong memory. The de-interleaver de-interleaves the E values and sends data to a LE queue and HD queue.

    摘要翻译： LDPC解码系统中的存储器包括组织成乒乓存储器的数据库。 乒乓存储器连接到交织器和解交织器。 交织器交织L值; 然后将交错的L值存储在乒乓存储器中。 LDPC解码器从乒乓存储器检索L值并将E值返回给乒乓存储器。 解交织器对E值进行解交织，并将数据发送到LE队列和HD队列。

    Low Density Parity Check Decoder With Miscorrection Handling
    2.
    发明申请
    Low Density Parity Check Decoder With Miscorrection Handling 有权
    低密度奇偶校验解码器与误码处理

    公开(公告)号：US20140164866A1

    公开(公告)日：2014-06-12

    申请号：US13708941

    申请日：2012-12-08

    申请人： LSI CORPORATION

    发明人： Anatoli A. Bolotov ,  Shaohua Yang ,  Zongwang Li ,  Mikhail I. Grinchuk ,  Lav D. Ivanovic ,  Fan Zhang ,  Yang Han

    IPC分类号： H03M13/13

    CPC分类号： H03M13/13 ,  H03M13/1111 ,  H03M13/1142

    摘要： A data processing system is disclosed including a decoder circuit, syndrome calculation circuit and hash calculation circuit. The decoder circuit is operable to apply a decoding algorithm to a decoder input based on a first portion of a composite matrix to yield a codeword. The syndrome calculation circuit is operable to calculate a syndrome based on the codeword and on the first portion of the composite matrix. The hash calculation circuit is operable to calculate a hash based on a second portion of the composite matrix. The decoder circuit is also operable to correct the codeword on the hash when the syndrome indicates that the codeword based on the first portion of the composite matrix is correct but a second test indicates that the codeword is miscorrected.

    摘要翻译： 公开了一种数据处理系统，包括解码器电路，校正子计算电路和散列计算电路。 解码器电路可操作以基于复合矩阵的第一部分将解码算法应用于解码器输入以产生码字。 校正子计算电路可操作以基于码字和复合矩阵的第一部分来计算校正子。 散列计算电路可操作以基于复合矩阵的第二部分来计算散列。 当校验子指示基于复合矩阵的第一部分的码字是正确的但是第二测试指示码字被修正时，解码器电路还可操作以校正散列上的码字。

    System and method for check-node unit message processing
    3.
    发明授权
    System and method for check-node unit message processing 有权
    用于校验节点单元消息处理的系统和方法

    公开(公告)号：US09244685B2

    公开(公告)日：2016-01-26

    申请号：US13667450

    申请日：2012-11-02

    申请人： LSI Corporation

    发明人： Zongwang Li ,  Chung-Li Wang ,  Kaitlyn T. Nguyen ,  Keklik Bayam Alptekin

    IPC分类号： H03M13/00 ,  G06F9/30

    CPC分类号： G06F9/30145 ,  H03M13/1137 ,  H03M13/116 ,  H03M13/616 ,  H03M13/6566

    摘要： The disclosure is directed to a system and method for storing and processing check-node unit (CNU) messages utilizing random access memory (RAM). A decoder includes a layered array of CNUs configured to receive at least one variable-node unit (VNU) message associated with decoded bits of at least one data segment being operated upon by the decoder. The decoder further includes a CNU message converter configured to permutate at least one initial circulant of the VNU message to generate a converted CNU message having sub-circulants sized for RAM-based processing. The decoder further includes RAM configured to store sub-circulants of the converted CNU message at addressable memory blocks for parallel VNU processing.

    摘要翻译： 本公开涉及一种利用随机存取存储器（RAM）存储和处理校验节点单元（CNU）消息的系统和方法。 解码器包括CNU的分层阵列，其被配置为接收与解码器正在操作的至少一个数据段的解码比特相关联的至少一个可变节点单元（VNU）消息。 解码器还包括CNU消息转换器，其被配置为置换VNU消息的至少一个初始循环，以生成具有基于RAM的处理的子循环的转换的CNU消息。 解码器还包括RAM，其被配置为将转换的CNU消息的子循环存储在可寻址存储器块处以用于并行VNU处理。

    System and method to interleave memory
    4.
    发明授权
    System and method to interleave memory 有权
    用于交错内存的系统和方法

    公开(公告)号：US09208083B2

    公开(公告)日：2015-12-08

    申请号：US14169424

    申请日：2014-01-31

    申请人： LSI Corporation

    发明人： Yang Han ,  Zongwang Li ,  Shaohua Yang ,  Kaichi Zhang

    IPC分类号： G06F12/00 ,  G06F12/06

    CPC分类号： G06F12/0607 ,  G11C7/1012 ,  G11C7/1042

    摘要： A memory interleaving apparatus includes first and second interleavers. The first interleaver selectively interleaves information stored in a first memory in response to a sector select signal. The second interleaver selectively interleaves information stored in a second memory in response the sector select signal. The first interleaver is coupled with the second interleaver. A memory interleaving system includes an interleaver and a storage device. The interleaver is associated with a first sector size and a second sector size. The interleaver selectively interleaves information stored in a first memory and/or a second memory in response to a sector select signal. The storage device selectively provides the first masking seed and/or a second masking seed to the interleaver in response to the sector select signal. Corresponding methods are also disclosed.

    摘要翻译： 存储器交错装置包括第一和第二交织器。 第一交织器响应于扇区选择信号选择性地交织存储在第一存储器中的信息。 第二交织器响应于扇区选择信号选择性地交织存储在第二存储器中的信息。 第一交织器与第二交织器耦合。 存储器交错系统包括交织器和存储装置。 交织器与第一扇区尺寸和第二扇区尺寸相关联。 交织器响应于扇区选择信号选择性地交织存储在第一存储器和/或第二存储器中的信息。 存储装置响应于扇区选择信号选择性地向交织器提供第一掩蔽种子和/或第二掩蔽种子。 还公开了相应的方法。

    Low density parity check decoder with dynamic scaling
    5.
    发明授权
    Low density parity check decoder with dynamic scaling 有权
    低密度奇偶校验解码器，动态缩放

    公开(公告)号：US09130589B2

    公开(公告)日：2015-09-08

    申请号：US13777841

    申请日：2013-02-26

    申请人： LSI Corporation

    发明人： Shu Li ,  Zongwang Li ,  Shaohua Yang ,  Chung-Li Wang ,  Fan Zhang

    IPC分类号： G11B20/18 ,  H03M13/13 ,  H03M13/11 ,  H03M13/00 ,  H03M13/27

    CPC分类号： H03M13/1117 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/1111 ,  H03M13/1171 ,  H03M13/27 ,  H03M13/6331 ,  H03M13/658

    摘要： A data processing system is disclosed including a low density parity check decoder with a variable node processor, a check node processor and a scaler circuit. The low density parity check decoder is operable to scale soft information with a scaling factor in the scaler circuit while iteratively generating and processing check node to variable node messages in the variable node processor and variable node to check node messages in the check node processor between a plurality of check nodes and variable nodes. The scaling factor is derived from a distribution of possible values in an input to the low density parity check decoder.

    摘要翻译： 公开了一种数据处理系统，包括具有可变节点处理器的低密度奇偶校验解码器，校验节点处理器和缩放器电路。 低密度奇偶校验解码器可用于在缩放器电路中缩放具有缩放因子的软信息，同时在可变节点处理器和变量节点中对可变节点消息进行迭代生成并处理校验节点，以校验校验节点处理器中的节点消息 多个检查节点和可变节点。 缩放因子是从低密度奇偶校验解码器的输入中的可能值的分布导出的。

    Encoding and decoding in flash memories using convolutional-type low-density parity check codes
    6.
    发明授权
    Encoding and decoding in flash memories using convolutional-type low-density parity check codes 有权
    使用卷积型低密度奇偶校验码对闪存进行编码和解码

    公开(公告)号：US09106264B2

    公开(公告)日：2015-08-11

    申请号：US13755676

    申请日：2013-01-31

    申请人： LSI Corporation

    发明人： Abdel Hakim S. Alhussien ,  Erich F. Haratsch ,  Zongwang Li ,  Fan Zhang

    IPC分类号： G11C16/04 ,  H03M13/23 ,  G06F11/10 ,  H03M13/11

    CPC分类号： H03M13/23 ,  G06F11/1072 ,  H03M13/1154 ,  H03M13/6325

    摘要： Methods and apparatus are provided for encoding and decoding in flash memories using convolutional-type low parity density check codes. A plurality of bits to be stored on a flash memory device are encoded using a convolutional-type low density parity check code, such as a spatially coupled low density parity check code. The encoded pages or portions thereof can be decoded independently of other pages. In one embodiment, an encoded page is decoded jointly with one or more additional pages in the same wordline or a different wordline.

    摘要翻译： 提供了使用卷积型低奇偶校验密码校验码来对闪速存储器进行编码和解码的方法和装置。 使用诸如空间耦合的低密度奇偶校验码的卷积型低密度奇偶校验码对要存储在闪速存储器件上的多个比特进行编码。 编码的页面或其部分可以独立于其他页面被解码。 在一个实施例中，编码页面与同一字线或不同字线中的一个或多个附加页面联合解码。

    Systems and methods for multi-stage encoding of concatenated low density parity check codes
    7.
    发明授权
    Systems and methods for multi-stage encoding of concatenated low density parity check codes 有权
    连接低密度奇偶校验码的多级编码的系统和方法

    公开(公告)号：US09048873B2

    公开(公告)日：2015-06-02

    申请号：US13912079

    申请日：2013-06-06

    申请人： LSI Corporation

    发明人： Zongwang Li ,  Yu Kou ,  Chung-Li Wang ,  Shaohua Yang ,  Shu Li

    IPC分类号： H03M13/00 ,  H03M13/11

    CPC分类号： H03M13/1171 ,  H03M13/611 ,  H03M13/616

    摘要： A data encoding system includes a data encoder circuit operable to encode each of a number of data sectors with a component matrix of a low density parity check code matrix and to yield an output codeword. The data encoder circuit includes a syndrome calculation circuit operable to calculate and combine syndromes for the data sectors.

    摘要翻译： 数据编码系统包括数据编码器电路，其可操作以用低密度奇偶校验码矩阵的分量矩阵对多个数据扇区中的每一个进行编码，并产生输出码字。 数据编码器电路包括可用于计算和组合用于数据扇区的综合征的校正子计算电路。

    Irregular Low Density Parity Check Decoder With Low Syndrome Error Handling
    10.
    发明申请
    Irregular Low Density Parity Check Decoder With Low Syndrome Error Handling 有权
    具有低综合征错误处理的不规则低密度奇偶校验解码器

    公开(公告)号：US20140168811A1

    公开(公告)日：2014-06-19

    申请号：US13777381

    申请日：2013-02-26

    申请人： LSI CORPORATION

    发明人： Shaohua Yang ,  Anatoli A. Bolotov ,  Chung-Li Wang ,  Zongwang Li ,  Shu Li ,  Mikhail I. Grinchuk

    IPC分类号： H03M13/13 ,  G11B20/18

    CPC分类号： G11B20/18 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/09 ,  H03M13/1111 ,  H03M13/1128 ,  H03M13/27 ,  H03M13/6331

    摘要： A data processing system is disclosed including a data decoder circuit, an error handling circuit and a syndrome checker circuit. The data decoder circuit is operable to apply a data decode algorithm to a decoder input to yield a decoded output, and to calculate a syndrome indicating an error level for the decoded output. The error handling circuit is operable to determine whether any errors in the decoded output involve user data bits. The syndrome checker circuit is operable to trigger the error handling circuit based at least in part on the syndrome.

    摘要翻译： 公开了一种数据处理系统，包括数据解码器电路，错误处理电路和综合检查电路。 数据解码器电路可操作以将数据解码算法应用于解码器输入以产生解码输出，并计算指示解码输出的误差电平的校正子。 错误处理电路可操作以确定解码输出中的任何错误是否涉及用户数据位。 综合征检查器电路可操作以至少部分地基于综合征来触发误差处理电路。