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    Low Density Parity Check Decoder With Relative Indexing
    2.
    发明申请
    Low Density Parity Check Decoder With Relative Indexing 审中-公开
    具有相对索引的低密度奇偶校验解码器

    公开(公告)号：US20160020783A1

    公开(公告)日：2016-01-21

    申请号：US14334125

    申请日：2014-07-17

    申请人： LSI Corporation

    发明人： Shaohua Yang ,  Shu Li ,  Dan Liu ,  Qi Zuo

    IPC分类号： H03M13/11 ,  G11B20/10 ,  G11B20/18

    CPC分类号： H03M13/114 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/1108 ,  H03M13/1122 ,  H03M13/116 ,  H03M13/451 ,  H03M13/458 ,  H03M13/6325 ,  H03M13/6577 ,  H03M13/658

    摘要： An apparatus for low density parity check decoding includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to update variable node values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages based on the variable node to check node messages. The variable node processor and the check node processor comprise a quasi-cyclic decoder with relative indexes that refer to non-zero circulants.

    摘要翻译： 用于低密度奇偶校验解码的装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成可变节点以检查节点消息，并且基于校验节点将可变节点值更新到可变节点消息。 校验节点处理器可操作以基于变量节点向可变节点消息生成校验节点，以校验节点消息。 可变节点处理器和校验节点处理器包括具有参考非零循环的相对索引的准循环解码器。

    Shift register-based layered low density parity check decoder
    3.
    发明授权
    Shift register-based layered low density parity check decoder 有权
    基于移位寄存器的分层低密度奇偶校验解码器

    公开(公告)号：US09048867B2

    公开(公告)日：2015-06-02

    申请号：US13898685

    申请日：2013-05-21

    申请人： LSI Corporation

    发明人： Dan Liu ,  Qi Zuo ,  Chung-Li Wang ,  Zongwang Li ,  Lei Wang

    IPC分类号： H03M13/11 ,  H04L1/00

    CPC分类号： H03M13/1105 ,  H03M13/1114 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1122 ,  H03M13/1131 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1162 ,  H03M13/1171 ,  H03M13/1174 ,  H03M13/6331 ,  H03M13/6505 ,  H03M13/658 ,  H03M13/6583 ,  H04L1/005

    摘要： An apparatus for layered low density parity check decoding includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived data values based on check node to variable node messages. The check node processor includes an intermediate message generator circuit operable to generate intermediate check node messages, a shift register based memory operable to store the intermediate check node messages, and at least one check node to variable node message generator circuit operable to generate the check node to variable node messages based on the intermediate check node messages from the shift register based memory.

    摘要翻译： 用于分层低密度奇偶校验解码的装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成可变节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知数据值。 校验节点处理器包括可操作以产生中间校验节点消息的中间消息发生器电路，可操作以存储中间校验节点消息的移位寄存器的存储器，以及至少一个校验节点，可变节点消息生成器电路可操作以生成校验节点 基于来自基于移位寄存器的存储器的中间检查节点消息到可变节点消息。

    Shift Register-Based Layered Low Density Parity Check Decoder
    4.
    发明申请
    Shift Register-Based Layered Low Density Parity Check Decoder 有权
    基于移位寄存器的分层低密度奇偶校验解码器

    公开(公告)号：US20140351671A1

    公开(公告)日：2014-11-27

    申请号：US13898685

    申请日：2013-05-21

    申请人： LSI Corporation

    发明人： Dan Liu ,  Qi Zuo ,  Chung-Li Wang ,  Zongwang Li ,  Lei Wang

    IPC分类号： H03M13/11

    CPC分类号： H03M13/1105 ,  H03M13/1114 ,  H03M13/1117 ,  H03M13/112 ,  H03M13/1122 ,  H03M13/1131 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1162 ,  H03M13/1171 ,  H03M13/1174 ,  H03M13/6331 ,  H03M13/6505 ,  H03M13/658 ,  H03M13/6583 ,  H04L1/005

    摘要： An apparatus for layered low density parity check decoding includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived data values based on check node to variable node messages. The check node processor includes an intermediate message generator circuit operable to generate intermediate check node messages, a shift register based memory operable to store the intermediate check node messages, and at least one check node to variable node message generator circuit operable to generate the check node to variable node messages based on the intermediate check node messages from the shift register based memory.

    摘要翻译： 用于分层低密度奇偶校验解码的装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成可变节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知数据值。 校验节点处理器包括可操作以产生中间校验节点消息的中间消息发生器电路，可操作以存储中间校验节点消息的移位寄存器的存储器，以及至少一个校验节点，可变节点消息生成器电路可操作以生成校验节点 基于来自基于移位寄存器的存储器的中间检查节点消息到可变节点消息。

    Decoder With Targeted Symbol Flipping Recovery Of Miscorrected Codewords
    6.
    发明申请
    Decoder With Targeted Symbol Flipping Recovery Of Miscorrected Codewords 审中-公开
    具有目标符号的解码器翻转未修改的代码字的恢复

    公开(公告)号：US20160087653A1

    公开(公告)日：2016-03-24

    申请号：US14444916

    申请日：2014-07-28

    申请人： LSI Corporation

    发明人： Shaohua Yang ,  Yu Chin Fabian Lim ,  Dan Liu ,  Yoon L. Liow ,  Keklik Alptekin Bayam

    IPC分类号： H03M13/37 ,  H03M13/11

    CPC分类号： H03M13/1108 ,  G11B20/1833 ,  G11B2020/185 ,  H03M13/096 ,  H03M13/11 ,  H03M13/1128 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/255 ,  H03M13/27 ,  H03M13/3746 ,  H03M13/3753 ,  H03M13/6325 ,  H03M13/6343 ,  H03M13/6561

    摘要： An apparatus for decoding data includes a decoder circuit operable to apply a decoding algorithm to a decoder input to yield a codeword, a convergence detection circuit operable to determine whether parity checks are satisfied by the decoder input and to identify unsatisfied parity checks in the decoder circuit, and a symbol flipping controller operable to change values of at least one symbol in the decoder input based on information about the unsatisfied parity checks. The decoder circuit is restarted to process the decoder input with the changed values. The information about the unsatisfied parity checks is obtained at each of a number of local decoding iterations in the decoder circuit.

    摘要翻译： 一种用于解码数据的装置包括：解码器电路，可操作以将解码算法应用于解码器输入以产生码字;会聚检测电路，用于确定奇偶检验是否被解码器输入所满足，并识别解码器电路中的不满足的奇偶校验 以及符号翻转控制器，其可操作以基于关于不满足的奇偶校验检查的信息来改变解码器输入中的至少一个符号的值。 解码器电路被重新启动以用改变的值处理解码器输入。 在解码器电路中的多个局部解码迭代中的每一个处获得关于不满足奇偶校验的信息。