公开(公告)号：US20160374021A1

公开(公告)日：2016-12-22

申请号：US15164667

申请日：2016-05-25

申请人： Erkan Alpman ,  Ahmad B. Khairi ,  Stefano Pellerano ,  Ashoke Ravi

发明人： Erkan Alpman ,  Ahmad B. Khairi ,  Stefano Pellerano ,  Ashoke Ravi

IPC分类号： H04W52/02 ,  H04B1/30

CPC分类号： H04W52/0229 ,  Y02D70/00 ,  Y02D70/1224 ,  Y02D70/1262 ,  Y02D70/1264 ,  Y02D70/142 ,  Y02D70/144 ,  Y02D70/146 ,  Y02D70/162 ,  Y02D70/164 ,  Y02D70/166 ,  Y02D70/168 ,  Y02D70/21 ,  Y02D70/22 ,  Y02D70/26

摘要： An apparatus is provided which comprises: a mixer to mix a first signal of a first frequency with a second signal of a second frequency, and to generate a first output; a switched-capacitor multiplier, coupled to the mixer, to receive the first output and to provide a second output with reduced noise; and an amplifier, coupled to the switched-capacitor multiplier, to amplify the second output.

摘要翻译： 提供了一种装置，其包括：混合器，用于混合第一频率的第一信号和第二频率的第二信号，并产生第一输出; 耦合到所述混频器的开关电容倍增器，以接收所述第一输出并提供具有降低的噪声的第二输出; 以及耦合到开关电容器乘法器的放大器，以放大第二输出。

公开(公告)号：US20150036767A1

公开(公告)日：2015-02-05

申请号：US13958295

申请日：2013-08-02

申请人： Ofir Degani ,  Rotem Banin ,  Ashoke Ravi

发明人： Ofir Degani ,  Rotem Banin ,  Ashoke Ravi

IPC分类号： H04L27/36

CPC分类号： H04L27/36 ,  H03F1/0216 ,  H03F3/2175 ,  H03F3/245

摘要： A Digital-to-Time (DTC) for a Digital Polar Transmitter (DPT) comprises a coarse delay/phase segment and a fine delay/phase segment. The coarse delay/phase segment generates an even delay/phase signal and an odd delay/phase signal. The fine/phase delay segment receives the even coarse phase signal and the odd coarse phase signal, and is responsive to a fine delay/phase control signal to generate a fine delay/phase output signal that is an interpolation of the even delay/phase signal and the odd delay/phase signal. In one exemplary embodiment, the fine delay/phase control signal comprises a binary signal having 2N values, and the fine delay/phase segment comprises 2N interpolators. Each interpolator is coupled to the even and odd coarse phase signals and is controlled by the fine delay/phase control signal to be responsive to the even coarse phase signal or the odd coarse phase signal based on a value of the fine delay/phase control signal.

摘要翻译： 用于数字极性发射器（DPT）的数字时间（DTC）包括粗延迟/相位段和精细延迟/相位段。 粗延迟/相位段产生均匀的延迟/相位信号和奇数延迟/相位信号。 精细/相位延迟段接收均匀粗略相位信号和奇数粗略相位信号，并且响应于精细延迟/相位控制信号以产生精细延迟/相位输出信号，其是偶数延迟/相位信号的内插 和奇延迟/相位信号。 在一个示例性实施例中，精细延迟/相位控制信号包括具有2N个值的二进制信号，并且精细延迟/相位段包括2N个内插器。 每个内插器耦合到偶数和奇数粗略相位信号，并由细微延迟/相位控制信号控制，以响应于粗略的相位信号或奇数粗略相位信号，基于精细延迟/相位控制信号的值 。

公开(公告)号：US08773182B1

公开(公告)日：2014-07-08

申请号：US13756670

申请日：2013-02-01

申请人： Ofir Degani ,  Ashoke Ravi ,  Hasnain Lakdawala ,  Rotem Banin

发明人： Ofir Degani ,  Ashoke Ravi ,  Hasnain Lakdawala ,  Rotem Banin

IPC分类号： H03L7/06

CPC分类号： H03L7/085 ,  G04F10/005 ,  H03L2207/50

摘要： A stochastic beating time-to-digital converter (TDC) can include triggered ring oscillator (TRO) and a stochastic TDC (sTDC). The TRO, when triggered by a reference signal edge, can generate a periodic TRO signal with a TRO period that is a selected ratio of a voltage-controlled oscillator (VCO) period. The TRO period can be greater than or less than the VCO period by the specified ratio. The sTDC with an event triggered memory can include an sTDC component with a plurality of groups of latches. Each group of latches can be configured to sample and store a VCO state at an edge of a TRO signal. The sTDC component can trigger a capture of a select number of VCO states of the group of latches when one latch in the group of latches transitions to a different digital state referred to as a transition edge.

摘要翻译： 随机抖动时间 - 数字转换器（TDC）可以包括触发环形振荡器（TRO）和随机TDC（sTDC）。 当由参考信号沿触发时，TRO可以产生具有作为压控振荡器（VCO）周期的选定比率的TRO周期的周期性TRO信号。 TRO周期可以大于或小于VCO周期的指定比率。 具有事件触发的存储器的sTDC可以包括具有多组锁存器的sTDC组件。 每组锁存器可以配置为在TRO信号的边沿采样和存储VCO状态。 当锁存器组中的一个锁存器转变为被称为过渡沿的不同数字状态时，sTDC组件可以触发锁存器组的选定数量的VCO状态的捕获。

公开(公告)号：US20130271305A1

公开(公告)日：2013-10-17

申请号：US13995156

申请日：2011-09-30

申请人： Hyung Seok Kim ,  Yee W. Li ,  Ashoke Ravi ,  Hasnain Lakdawala

发明人： Hyung Seok Kim ,  Yee W. Li ,  Ashoke Ravi ,  Hasnain Lakdawala

IPC分类号： H03M3/00 ,  H03M1/78

CPC分类号： H03M3/50 ,  G09G3/3688 ,  H03M1/00 ,  H03M1/0863 ,  H03M1/12 ,  H03M1/747 ,  H03M1/785 ,  H03M1/808 ,  H03M3/30 ,  H03M3/502

摘要： An inverter-driven resistor-ladder digital-to-analog (DAC) converter includes a resistor-ladder network that comprises a resistor for each bit signal of a multi-bit input signal. Each resistor of the resistor-ladder network comprises an input end and an output end. The input end of each resistor is coupled to a corresponding bit signal of the multi-bit input signal, and the output end of each resistor is coupled to an output node of the resistor-ladder network. An output voltage is generated at the output node that is based on the multi-bit input signal. In one exemplary embodiment, the multi-bit input signal is a sigma-delta (ΣΔ) modulated multi-bit input signal. In another exemplary embodiment, resistance values of the resistors of the resistor-ladder network are related by a binary weighting. In still another exemplary embodiment, resistance values of the resistors of the resistor-ladder network are substantially equal.

摘要翻译： 逆变器驱动的电阻梯形数模（DAC）转换器包括一个电阻梯形网络，包括一个多位输入信号的每个位信号的电阻。 电阻梯形网络的每个电阻器包括输入端和输出端。 每个电阻器的输入端耦合到多位输入信号的对应位信号，并且每个电阻器的输出端耦合到电阻梯形网络的输出节点。 在输出节点处产生基于多位输入信号的输出电压。 在一个示例性实施例中，多位输入信号是Σ-Δ（SigmaDelta）调制的多位输入信号。 在另一示例性实施例中，电阻梯形网络的电阻器的电阻值通过二进制加权相关。 在又一示例性实施例中，电阻梯形网络的电阻器的电阻值基本相等。

公开(公告)号：US08207770B1

公开(公告)日：2012-06-26

申请号：US12978394

申请日：2010-12-23

申请人： Ashoke Ravi ,  Pin-En Su ,  Paolo Madoglio ,  Georgios Palaskas

发明人： Ashoke Ravi ,  Pin-En Su ,  Paolo Madoglio ,  Georgios Palaskas

IPC分类号： H03L7/06

CPC分类号： H03L7/085 ,  H03L7/1976 ,  H03L2207/50

摘要： An apparatus may comprise a time-to-digital circuit architecture. Other embodiments are described and claimed.

摘要翻译： 装置可以包括时间到数字电路架构。 描述和要求保护其他实施例。

公开(公告)号：US08198929B2

公开(公告)日：2012-06-12

申请号：US12872993

申请日：2010-08-31

申请人： Stefano Pellerano ,  Paolo Madoglio ,  Ashoke Ravi

发明人： Stefano Pellerano ,  Paolo Madoglio ,  Ashoke Ravi

IPC分类号： H03L7/06

CPC分类号： H03L7/1974 ,  H03L2207/50

摘要： Embodiments of the present disclosure provide methods, systems, and apparatuses related to dynamic element matching for time-to-digital converters. Other embodiments may be described and claimed.

摘要翻译： 本公开的实施例提供了与时间 - 数字转换器的动态元件匹配相关的方法，系统和装置。 可以描述和要求保护其他实施例。

公开(公告)号：US07657232B2

公开(公告)日：2010-02-02

申请号：US11522599

申请日：2006-09-18

申请人： Georgios Palaskas ,  Stefano Pellerano ,  Ashoke Ravi

发明人： Georgios Palaskas ,  Stefano Pellerano ,  Ashoke Ravi

IPC分类号： H04B17/00 ,  H04B1/00 ,  H04B15/00 ,  H04B1/06

CPC分类号： H03F1/32 ,  H03F1/34 ,  H03F3/24 ,  H03F2200/321 ,  H03F2200/451 ,  H04B2001/0433

摘要： Embodiments of methods and means for calibrating a linearization characteristic within an RF transceiver system are provided. Such embodiments generally include extracting a portion of an output signal and frequency shifting or translating that signal by a predetermined value. The frequency shifted signal is then summed or otherwise introduced into a receiver signal pathway where it is analyzed by digital signal processing or other means to determine if linearization distortion is present. Linearization calibration of a power amplifier, a low-noise amplifier and/or other functionality within the system can then be performed in an automatic, reliable and ongoing manner.

摘要翻译： 提供了用于校准RF收发器系统内的线性化特性的方法和装置的实施例。 这样的实施例通常包括提取输出信号的一部分并将该信号频移或转换预定值。 然后将频移信号相加或以其他方式引入到接收机信号路径中，其中通过数字信号处理或其他手段来分析，以确定是否存在线性化失真。 然后可以以自动，可靠和持续的方式执行系统内的功率放大器，低噪声放大器和/或其他功能的线性化校准。

公开(公告)号：US07609792B2

公开(公告)日：2009-10-27

申请号：US11069172

申请日：2005-03-01

申请人： Georgios Palaskas ,  Ashoke Ravi ,  Soumyanath Krishnamurthy ,  Richard B. Nicholls ,  Keith A. Holt ,  Stanley K. Ling

发明人： Georgios Palaskas ,  Ashoke Ravi ,  Soumyanath Krishnamurthy ,  Richard B. Nicholls ,  Keith A. Holt ,  Stanley K. Ling

IPC分类号： H04B7/10

CPC分类号： H04L1/06

摘要： A multichip transceiver operates as part of a multiple-input multiple-output communication system. First receiver circuitry on a first integrated circuit processes radio-frequency (RF) signals received from a first signal source, and second receiver circuitry on a second integrated circuit processes RF signals received from a second signal source. Clock-signal generating circuitry provides clock signals through phase-matched paths to the first and second receiver circuitry.

摘要翻译： 多芯片收发器作为多输入多输出通信系统的一部分而工作。 第一集成电路上的第一接收器电路处理从第一信号源接收的射频（RF）信号，第二集成电路上的第二接收器电路处理从第二信号源接收的RF信号。 时钟信号产生电路通过相位匹配的路径提供时钟信号到第一和第二接收器电路。

公开(公告)号：US07576621B2

公开(公告)日：2009-08-18

申请号：US11823856

申请日：2007-06-28

申请人： Hasnain Lakdawala ,  Ofir Degani ,  Ashoke Ravi ,  Masoud Sajadieh ,  Soumyanath Krishnamurthy

发明人： Hasnain Lakdawala ,  Ofir Degani ,  Ashoke Ravi ,  Masoud Sajadieh ,  Soumyanath Krishnamurthy

IPC分类号： H03L1/00

CPC分类号： H03L1/026 ,  H03L7/1974

摘要： Film bulk acoustic resonators (FBARS) have resonant frequencies that vary with manufacturing variations, but tend to be matched when in proximity on an integrated circuit die. FBAR resonant frequency is determined using a fractional-N synthesizer and comparing phase/frequency of an output signal from the fractional-N synthesizer to a reference. The reference may be derived from a low frequency crystal oscillator, an external signal source, or a communications signal.

摘要翻译： 薄膜体声共振器（FBARS）具有随着制造变化而变化的谐振频率，但是当在集成电路芯片附近时，它们倾向于匹配。 使用分数N合成器确定FBAR谐振频率，并将来自分数N合成器的输出信号的相位/频率与参考值进行比较。 该参考可以从低频晶体振荡器，外部信号源或通信信号导出。

公开(公告)号：US20080152356A1

公开(公告)日：2008-06-26

申请号：US11644348

申请日：2006-12-22

申请人： Dinesh Somasekhar ,  Sourav Saha ,  Gregory E. Ruhl ,  Ashoke Ravi

发明人： Dinesh Somasekhar ,  Sourav Saha ,  Gregory E. Ruhl ,  Ashoke Ravi

IPC分类号： H04B10/04

CPC分类号： H04B10/5162

摘要： Embodiments of the invention are generally directed to systems, methods, and apparatuses for inverter based return-to-zero (RZ)+non-RZ (NRZ) signaling. The interface circuit contains multiple ganged drivers (some or all of them are turned on at one point of time) and edge detection circuitry (to configure/modulate edges of the input data signal). These two circuits together generate weighted return-to-zero (RZ)+non-RZ (NRZ) signal.

摘要翻译： 本发明的实施例一般涉及用于基于逆归零（RZ）+非RZ（NRZ）信令的基于逆变器的系统，方法和装置。 接口电路包含多个组合的驱动器（其中一些或全部在一个时间点打开）和边沿检测电路（以配置/调制输入数据信号的边沿）。 这两个电路一起产生加权归零（RZ）+非RZ（NRZ）信号。