公开(公告)号：US06950903B2

公开(公告)日：2005-09-27

申请号：US09892566

申请日：2001-06-28

Applicant: Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

Inventor： Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

IPC: G06F1/32 ,  G06F9/30 ,  G06F9/38 ,  G06F12/08

CPC classification number: G06F9/3814 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3275 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3836 ,  G06F9/3869 ,  G06F12/0875 ,  Y02D10/14 ,  Y02D10/152

Abstract: A power aware front-end unit for a processor may include a UOP cache that disables other circuitry within the front-end unit. In an embodiment, a front-end unit may disable instruction synchronization circuitry, instruction decode circuitry and, optionally, instruction fetch circuitry while instruction look-ups are underway in both a block cache and an instruction cache. If the instruction look-up indicates a miss, the disabled circuitry thereafter may be enabled.

Abstract translation: 用于处理器的功率感知前端单元可以包括禁用前端单元中的其他电路的UOP高速缓存。 在一个实施例中，当块高速缓存和指令高速缓存中的指令查找正在进行时，前端单元可以禁用指令同步电路，指令解码电路和可选地的指令获取电路。 如果指令查找表示未命中，则其后的禁用电路可以被使能。

公开(公告)号：US09529592B2

公开(公告)日：2016-12-27

申请号：US12005575

申请日：2007-12-27

Applicant: Doron Orenstien ,  Zeev Sperber ,  Bob Valentine ,  Benny Eitan

Inventor： Doron Orenstien ,  Zeev Sperber ,  Bob Valentine ,  Benny Eitan

IPC: G06F9/312 ,  G06F9/30 ,  G06F9/38 ,  G06F15/80

CPC classification number: G06F9/30043 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30072 ,  G06F9/30145 ,  G06F9/3842 ,  G06F9/3861 ,  G06F15/8061

Abstract: In one embodiment, logic is provided to receive and execute a mask move instruction to transfer a vector data element including a plurality of packed data elements from a source location to a destination location, subject to mask information for the instruction, such that only portions of the plurality of packed data elements are transferred to the destination location. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，提供逻辑以接收和执行掩码移动指令，以将包含多个打包数据元素的向量数据元素从源位置传送到目的地位置，经受指令的掩码信息，使得只有部分 多个打包数据元素被传送到目的地位置。 描述和要求保护其他实施例。

公开(公告)号：US08504802B2

公开(公告)日：2013-08-06

申请号：US13607594

申请日：2012-09-07

Applicant: Robert Valentine ,  Doron Orenstien ,  Bret Toll

Inventor： Robert Valentine ,  Doron Orenstien ,  Bret Toll

IPC: G06F9/30 ,  G06F12/06

CPC classification number: G06F9/30 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/30178 ,  G06F9/30185 ,  G06F9/3816 ,  G06F9/382

Abstract: A system, techniques and apparatus are described for decoding an instruction in an a variable-length instruction set. An instruction encoding is described, in which legacy, present, and future instruction set extensions are supported, and increased functionality is provided, without expanding the code size and, in some cases, reducing the code size.

Abstract translation: 描述了用于对可变长度指令集中的指令进行解码的系统，技术和装置。 描述了指令编码，其中支持遗留，现在和将来的指令集扩展，并且提供增加的功能，而不扩展代码大小，并且在一些情况下减少代码大小。

公开(公告)号：US20130191615A1

公开(公告)日：2013-07-25

申请号：US13793529

申请日：2013-03-11

Applicant: DORON ORENSTIEN ,  ZEEV SPERBER ,  ROBERT VALENTINE ,  BENNY EITAN

Inventor： DORON ORENSTIEN ,  ZEEV SPERBER ,  ROBERT VALENTINE ,  BENNY EITAN

IPC: G06F9/30

CPC classification number: G06F9/30043 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30072 ,  G06F9/30145 ,  G06F9/3842 ,  G06F9/3861 ,  G06F15/8061

Abstract: In one embodiment, logic is provided to receive and execute a mask move instruction to transfer a vector data element including a plurality of packed data elements from a source location to a destination location, subject to mask information for the instruction. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，提供逻辑以接收和执行掩码移动指令，以将包含多个打包数据元素的向量数据元素从源位置传送到目的地位置，并经受指令的掩码信息。 描述和要求保护其他实施例。

公开(公告)号：US08386547B2

公开(公告)日：2013-02-26

申请号：US12290565

申请日：2008-10-31

Applicant: Asaf Hargil ,  Evgeny Fiksman ,  Artiom Myaskouvskey ,  Doron Orenstien

Inventor： Asaf Hargil ,  Evgeny Fiksman ,  Artiom Myaskouvskey ,  Doron Orenstien

IPC: G06F7/00

CPC classification number: G06F17/17 ,  G06F9/30003

Abstract: A technique to accelerate range detection in a spline calcuation. In one embodiment, an instruction and corresponding logic are provided to perform range detection within a computer or processor.

Abstract translation: 一种在样条计算中加速范围检测的技术。 在一个实施例中，提供指令和对应的逻辑以在计算机或处理器内执行范围检测。

公开(公告)号：US07653786B2

公开(公告)日：2010-01-26

申请号：US11589803

申请日：2006-10-31

Applicant: Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

Inventor： Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

IPC: G06F12/08

CPC classification number: G06F9/3814 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3275 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3836 ,  G06F9/3869 ,  G06F12/0875 ,  Y02D10/14 ,  Y02D10/152

Abstract: A power aware front-end unit for a processor may include a UOP cache that disables other circuitry within the front-end unit. In an embodiment, a front-end unit may disable instruction synchronization circuitry, instruction decode circuitry and, optionally, instruction fetch circuitry while instruction look-ups are underway in both a block cache and an instruction cache. If the instruction look-up indicates a miss, the disabled circuitry thereafter may be enabled.

Abstract translation: 用于处理器的功率感知前端单元可以包括禁用前端单元中的其他电路的UOP高速缓存。 在一个实施例中，当块高速缓存和指令高速缓存中的指令查找正在进行时，前端单元可以禁用指令同步电路，指令解码电路和可选地的指令获取电路。 如果指令查找表示未命中，则其后的禁用电路可以被使能。

公开(公告)号：US20070050554A1

公开(公告)日：2007-03-01

申请号：US11589803

申请日：2006-10-31

Applicant: Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

Inventor： Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

IPC: G06F12/00 ,  G06F12/08

CPC classification number: G06F9/3814 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3275 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3836 ,  G06F9/3869 ,  G06F12/0875 ,  Y02D10/14 ,  Y02D10/152

Abstract: A power aware front-end unit for a processor may include a UOP cache that disables other circuitry within the front-end unit. In an embodiment, a front-end unit may disable instruction synchronization circuitry, instruction decode circuitry and, optionally, instruction fetch circuitry while instruction look-ups are underway in both a block cache and an instruction cache. If the instruction look-up indicates a miss, the disabled circuitry thereafter may be enabled.

Abstract translation: 用于处理器的功率感知前端单元可以包括禁用前端单元中的其他电路的UOP高速缓存。 在一个实施例中，当块高速缓存和指令高速缓存中的指令查找正在进行时，前端单元可以禁用指令同步电路，指令解码电路和可选地的指令获取电路。 如果指令查找表示未命中，则其后的禁用电路可以被使能。

公开(公告)号：US06804632B2

公开(公告)日：2004-10-12

申请号：US10020568

申请日：2001-12-06

Applicant: Doron Orenstien ,  Ronny Ronen

Inventor： Doron Orenstien ,  Ronny Ronen

IPC: G06F906

CPC classification number: G06F9/4856 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3287 ,  G06F1/329 ,  G06F1/3296 ,  G06F9/5094 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/16 ,  Y02D10/171 ,  Y02D10/172 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/32 ,  Y02D50/20

Abstract: Distribution of processing activity across processing hardware based on power consumption and/or thermal considerations. One embodiment includes a plurality of processing units and a monitor to obtain monitor (e.g., power consumption, or temperature or some combination thereof) values from the processing units. The monitor transfers a process from one processing unit to another in response to the monitor values from the processing units.

Abstract translation: 基于功耗和/或热考虑分布处理硬件的处理活动。 一个实施例包括多个处理单元和监视器以从处理单元获得监视器（例如，功率消耗，或其温度或其组合）值。 响应于来自处理单元的监视值，监视器将处理从一个处理单元传送到另一处理单元。

公开(公告)号：US06687838B2

公开(公告)日：2004-02-03

申请号：US09733821

申请日：2000-12-07

Applicant: Doron Orenstien ,  Ronny Ronen

Inventor： Doron Orenstien ,  Ronny Ronen

IPC: G06F132

CPC classification number: G06F1/3228 ,  G06F1/324 ,  G06F1/3296 ,  G06F9/30083 ,  G06F9/3009 ,  G06F9/30189 ,  G06F9/3836 ,  G06F9/3851 ,  Y02D10/126 ,  Y02D10/172

Abstract: A system and corresponding method use a PAUSE instruction as a low power hint in a single threaded or multithreaded environment using “processor slow mode.” One embodiment actually lowers the frequency of the processor clock. Another embodiment virtually lowers the frequency of the processor clock by gating M clock cycles out of every N clock cycles. When all threads have issued a PAUSE instruction, the processor enters slow mode and remains there for a while. After this while, the processor returns to normal mode. Alternatively, an event, such as an interrupt or an exception, can cause the processor to return to normal mode from slow mode.

Abstract translation: 系统和相应的方法使用“处理器慢速模式”在单个线程或多线程环境中使用PAUSE指令作为低功耗提示。 一个实施例实际上降低了处理器时钟的频率。 另外一个实施例通过在N个时钟周期内门控M个时钟周期来实际上降低处理器时钟的频率。 当所有线程发出PAUSE指令时，处理器进入慢速模式并保持一段时间。 此后，处理器返回正常模式。 或者，诸如中断或异常的事件可以使处理器从慢速模式返回正常模式。