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公开(公告)号：CN1667823A
公开(公告)日：2005-09-14
申请号：CN200410039630.6
申请日：2004-03-12
Applicant: 联华电子股份有限公司
CPC classification number: H01L2224/16 , H01L2924/14 , H01L2924/00 , H01L2924/00012
Abstract: 一种芯片封装体及其方法，此芯片封装体包括一芯片及一硬质盖体，其中芯片具有一有源表面及多个焊垫，且这些焊垫配置于有源表面，而硬质盖体还配置于芯片的有源表面，且暴露出这些焊垫于有源表面的上方。此硬质盖体可保护芯片的有源表面，并增加芯片封装体的结构强度。此外，当硬质盖体的材料为铜或铝合金等导热材料时，硬质盖体可提高芯片封装体的散热效能。另外，当硬质盖体的材料为导电材料时，连接于芯片的接地端的硬质盖体还可降低外界对芯片的电磁干扰(EMI)。
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公开(公告)号：CN119335651A
公开(公告)日：2025-01-21
申请号：CN202310881244.4
申请日：2023-07-18
Applicant: 联华电子股份有限公司
Abstract: 本发明提供一种硅光子结构及其制造方法。上述硅光子结构包括硅光子器件。硅光子器件包括衬底与波导。衬底具有彼此相对的第一面与第二面，且波导位于第一面上。第一面的宽度大于第二面的宽度。衬底包括阶梯结构。上述硅光子结构可有效地缩小波导与光纤器件之间的距离。
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公开(公告)号：CN113130413B
公开(公告)日：2024-09-06
申请号：CN201911393396.X
申请日：2019-12-30
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件封装结构及其制造方法，其中该半导体元件封装结构包括基板。基板有电路结构形成在芯片区域，其中所述芯片区域是由在所述基板上规划的多个切割线所定义。封闭圈设置在所述基板中，位于所述芯片区域的周围区域，围绕所述电路结构的至少一部分。沟槽圈设置在所述基板中，且位于所述封闭圈与所述多个切割线之间。封装保护盖层覆盖过所述电路结构以及所述封闭圈，且至少覆盖在所述沟槽圈。
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公开(公告)号：CN117878093A
公开(公告)日：2024-04-12
申请号：CN202211351963.7
申请日：2022-10-31
Applicant: 联华电子股份有限公司
IPC: H01L23/528 , H01L25/18 , H01L21/768
Abstract: 本发明公开一种半导体封装体、半导体接合结构及其形成方法。半导体封装体包括第一芯片、第二芯片、以及导电结构，导电结构设置在第二芯片的一侧并位于第一内连线结构的第二上表面上，以电连接第一内连线结构。而半导体接合结构则包括第一基底、多个第一内连线结构、多个芯片、以及多个导电结构，其中，导电结构分别设置在各芯片的一侧并位于各第一内连线结构的第二上表面上，以分别电连接各第一内连线结构。
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公开(公告)号：CN113130413A
公开(公告)日：2021-07-16
申请号：CN201911393396.X
申请日：2019-12-30
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件封装结构及其制造方法，其中该半导体元件封装结构包括基板。基板有电路结构形成在芯片区域，其中所述芯片区域是由在所述基板上规划的多个切割线所定义。封闭圈设置在所述基板中，位于所述芯片区域的周围区域，围绕所述电路结构的至少一部分。沟槽圈设置在所述基板中，且位于所述封闭圈与所述多个切割线之间。封装保护盖层覆盖过所述电路结构以及所述封闭圈，且至少覆盖在所述沟槽圈。
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Patent Agency Ranking
公开(公告)号：CN119108372A
公开(公告)日：2024-12-10
申请号：CN202310742479.5
申请日：2023-06-21
Applicant: 联华电子股份有限公司
IPC: H01L23/528 , H01L23/535 , H01L23/48 , H01L23/498 , H01L25/065 , H01L21/60 , H01L21/56 , H01L23/538
Abstract: 本发明提供一种由多个半导体结构互相堆叠而成的三维集成电路结构，其中，多个半导体结构彼此通过重布线层的接合垫以直接接合技术构成多芯片异质立体封装组态。利用相同或不同的芯片经过后段封装制作工艺制作成多个半导体结构，后续运用混合接合技术进行多个半导体结构的堆叠互连。接合垫位置可通过重布线层重新定义，突破过往的芯片接合垫位置、芯片大小与数量的限制。
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公开(公告)号：CN117878092A
公开(公告)日：2024-04-12
申请号：CN202211240541.2
申请日：2022-10-11
Applicant: 联华电子股份有限公司
IPC: H01L23/528 , H01L23/538 , H01L25/18 , H01L21/50 , H01L21/768
Abstract: 本发明公开一种半导体封装及其制作方法，其中该半导体封装包括裸片堆叠，包括具有第一互连结构的第一半导体裸片和具有第二互连结构的第二半导体裸片，第二互连结构直接键合到第一半导体裸片的第一互连结构。第二互连结构包括设置在靠近第一半导体裸片的外围区域的多个连接焊盘。多个第一连接件，分别设置于多个连接焊盘上。衬底，其包括多个第二连接件，设置于衬底的安装面上。多个第一连接件通过各向异性导电结构电连接至多个第二连接件。
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公开(公告)号：CN115602625A
公开(公告)日：2023-01-13
申请号：CN202110771372.4
申请日：2021-07-08
Applicant: 联华电子股份有限公司(TW)
IPC: H01L21/78 , H01L21/3065 , H01L23/544
Abstract: 本发明公开一种具有测试结构的晶片及切割晶片的方法，其中该具有测试结构的晶片包含一晶片，晶片包含一正面和一背面，晶片的正面设置有一第一芯片、一第二芯片和一切割道，其中切割道位于第一芯片和第二芯片之间，第一芯片包含一第一金属线路和一第一介电层，其中第一金属线路位于第一介电层中以及第一介电层上，一测试结构和一介电层设置于切割道上，其中测试结构位于介电层上，两个第一沟槽分别位于介电层和第一介电层之间以及介电层的一侧，两个第二沟槽贯穿晶片，每一个第二沟槽各自和其对应的一个第一沟槽相连通，一研磨胶带覆盖在晶片的正面并且接触测试结构。
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公开(公告)号：CN118800667A
公开(公告)日：2024-10-18
申请号：CN202310464635.6
申请日：2023-04-26
Applicant: 联华电子股份有限公司
IPC: H01L21/56 , H01L23/31 , H01L23/48 , H01L23/488 , H01L21/60
Abstract: 本发明公开一种半导体结构及其制造方法。半导体结构包括第一芯片、第二芯片以及导电结构。第一芯片具有相对配置的主动面及相对面。第二芯片包括芯片接合部及外接垫，外接垫位于芯片接合部之外。第一芯片是以主动面配置于第二芯片的芯片接合部上。导电结构设置于外接垫，导电结构包括多个金属球的堆叠，此堆叠自外接垫延伸超过第一芯片的相对面。
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公开(公告)号：CN117913049A
公开(公告)日：2024-04-19
申请号：CN202211246071.0
申请日：2022-10-12
Applicant: 联华电子股份有限公司
IPC: H01L23/473 , H01L23/31 , H01L23/495 , H01L21/50 , H01L21/56
Abstract: 本发明公开一种方形扁平无引脚封装及其制作方法，其中该方形扁平无引脚封装包含一铜制导线架，铜制导线架包含一裸片座，一裸片固定在裸片座上，一冷却液通道设置于裸片座内部，一入口沟槽连通冷却液通道的一端，一出口沟槽连通冷却液通道的另一端，一模封材料包覆铜制导线架和裸片。
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