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公开(公告)号：CN101771084B
公开(公告)日：2012-06-13
申请号：CN201010028145.4
申请日：2010-01-20
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/739
Abstract: 一种横向功率器件版图结构，属于半导体功率器件技术领域。所述横向功率器件在横向截面上形成元胞化排列结构；每个元胞具有相同的结构，由内向外依次是漏电极、轻掺杂漂移区、栅电极和源电极，且漏电极被轻掺杂漂移区所包围，轻掺杂漂移区被栅电极所包围，栅电极被源电极所包围；每个元胞的源电极、栅电极、轻掺杂漂移区和漏电极以及整个元胞的横截面形状相同，为圆形或正n边形，其中n≥3。本发明布局紧凑，无需额外的曲率终端设计，具有比导通电阻低、寄生电容小、开关速度快和电流能力强等优点，可应用于LDMOS、LIGBT等横向功率器件版图结构中。
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公开(公告)号：CN102097441A
公开(公告)日：2011-06-15
申请号：CN201010594793.6
申请日：2010-12-17
Applicant: 电子科技大学
CPC classification number: H01L27/1203 , H01L29/7317 , H01L29/7394
Abstract: 本发明实施例公开了一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括：衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件；其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处。本发明在n型SOI层与埋氧层界面处，设置n型SOI层内的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场，削弱了SOI层中的电场，使得器件发生击穿时，单位厚度的埋氧层可承担更高的纵向耐压，打破常规SOI高压器件纵向耐压限制。
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公开(公告)号：CN101771039B
公开(公告)日：2011-06-01
申请号：CN201010028146.9
申请日：2010-01-20
Applicant: 电子科技大学
IPC: H01L27/06 , H01L29/06 , H01L29/10 , H01L21/8249
Abstract: 一种BCD器件及其制造方法，属于半导体功率器件技术领域。本发明在同一芯片上同时集成高压nLIGBT、三类高压nLDMOS、低压NMOS、低压PMOS和低压NPN等半导体器件。其中，高压nLIGBT、nLDMOS和低压NPN直接做在单晶p型衬底上，低压NMOS做在p型阱中，低压PMOS做在n型外延层中。由于p型降场层分别位于n型外延层和n型漂移区阱间，使得p型埋层上的n型外延层为高压器件提供了一个额外的表面导电沟道，使得导电通道增加，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明的nLIGBT器件、nLDMOS器件还具有输入阻抗高、输出阻抗低等特点，其构成的高压功率集成电路可以用于消费电子、显示驱动等多种产品中。
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公开(公告)号：CN101442051A
公开(公告)日：2009-05-27
申请号：CN200810241247.7
申请日：2008-12-15
Applicant: 深圳市联德合微电子有限公司 , 电子科技大学
IPC: H01L27/08 , H01L21/822 , H04R3/00
Abstract: 本发明涉及一种单晶型结型场效应管器件，其包括第一型杂质衬底及在第一型杂质衬底上形成的结型场效应管、泄漏电流补偿单元及正向箝位二极管单元，所述泄漏电流补偿单元及正向箝位二极管单元连接在结型场效应管的任意两极之间。为了使传声器管适应于特殊条件下的应用，还必须增添有正向箝位二极管和泄漏电流补偿器件，这样传声器才会有较好的线性度与减压特性。本发明在单晶衬底上实现结型场效应管、高阻多晶电阻、二极管的单片集成，由于没有采用外延工艺，因此芯片具有较低的成本。
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公开(公告)号：CN101431097A
公开(公告)日：2009-05-13
申请号：CN200810147819.5
申请日：2008-12-11
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06
Abstract: 一种薄层SOI LIGBT器件，属于半导体功率器件技术领域。器件SOI层厚度为1μm～2μm，在体区与漂移区之间做有空穴势垒层，将空穴最大限度"挡"在漂移区内，从而增加漂移区中靠阴极侧的空穴浓度，降低器件导通损耗。在空穴势垒层旁还可以增加P型耗尽区，辅助耗尽N型空穴势垒层，以增强器件承受高压时的漂移区耗尽，改善器件的击穿特性。本发明具有寄生效应小、速度快、功耗低、抗辐照能力强等优点，且与标准工艺兼容。采用本发明可以制作性能优良的高压、高速、低导通损耗的LIGBT功率器件。
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Patent Agency Ranking
公开(公告)号：CN102097441B
公开(公告)日：2013-01-02
申请号：CN201010594793.6
申请日：2010-12-17
Applicant: 电子科技大学
CPC classification number: H01L27/1203 , H01L29/7317 , H01L29/7394
Abstract: 本发明实施例公开了一种用于等离子显示屏驱动芯片的SOI器件，自下而上依次包括：衬底、埋氧层、n型SOI层，所述SOI层中集成HV-NMOS、HV-PMOS、Field-PMOS、LIGBT、CMOS、NPN、PNP和HV-PNP器件；其中，所述SOI层内具有n+掺杂区，位于n型SOI层与埋氧层界面处。本发明在n型SOI层与埋氧层界面处，设置n型SOI层内的n+掺杂区，并且n+掺杂区的掺杂浓度大于n型SOI层的掺杂浓度，使得空穴反型层和电离N+区的正电荷作用增强了埋氧层电场，削弱了SOI层中的电场，使得器件发生击穿时，单位厚度的埋氧层可承担更高的纵向耐压，打破常规SOI高压器件纵向耐压限制。
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公开(公告)号：CN101771085A
公开(公告)日：2010-07-07
申请号：CN201010028147.3
申请日：2010-01-20
Applicant: 电子科技大学
IPC: H01L29/78 , H01L21/336
Abstract: 一种高压半导体器件及其制造方法，属于半导体功率器件技术领域。本发明在现有的具有降场层结构的横向高压DMOS器件结构基础上，在场氧化层(7)和第一导电类型半导体降场层(3)之间增加了一层第二导电类型半导体外延层(5)，同时在第一导电类型半导体体区(6)和第一导电类型半导体衬底(1)之间增加了一层第一导电类型半导体埋层体区(4)。本发明通过外延工艺增加第二导电类型半导体外延层(5)、为器件提供了一个额外的表面导电通道，与常规具有降场层的高压半导体器件相比，本发明提供的高压半导体器件在相同芯片面积的情况下具有更小的导通电阻(或在相同的导通能力的情况下具有更小的芯片面积)。本发明可用于消费电子、显示驱动等产品中。
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公开(公告)号：CN101980364B
公开(公告)日：2011-12-21
申请号：CN201010268993.2
申请日：2010-08-31
Applicant: 电子科技大学
Abstract: 一种薄层SOI复合功率器件，属于半导体功率器件技术领域。本发明在单片SOI衬底上至少集成了一个高压PMOS器件、一个高压NMOS器件和一个低压CMOS晶体管。所述高压PMOS器件和高压NMOS器件表面具有在宽度方向上交错排列的p型杂质表面低阻区和n型杂质表面低阻区，所述p、n型杂质表面低阻区下具有有线性变掺杂的n型杂质漂移区。本发明提供的薄层SOI复合功率器件中，高压PMOS器件和高压NMOS器件具有相似的拓扑结构，其耐压区同为n型杂质漂移区和对电阻起决定性作用的p、n型杂质表面低阻区，可实现低导通电阻与高器件耐压的良好匹配，满足高压电平位移单元对于高压器件的需求。本发明易于实现高压集成电路中高压NMOS器件与高压PMOS器件的匹配，尤其适用于200～800V高压集成电路中。
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公开(公告)号：CN101694840B
公开(公告)日：2011-07-27
申请号：CN200910167915.0
申请日：2009-10-16
Applicant: 电子科技大学
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 一种功率器件集成电路，属于半导体功率器件集成技术领域。本发明提供的功率器件集成电路，包括同一硅片上集成的两个或多个功率器件；所述两个或多个功率器件下方的衬底通过衬底刻蚀技术刻蚀掉；所述两个或多个功率器件在具体功率集成电路中等电位的电极采用共用电极实现电气连接，且一个共用电极共用一个重掺杂欧姆接触区；同时共用电极的功率器件之间无需另加PN结隔离区。本发明一方面通过共用电极技术无需PN结隔离，提高了芯片面积利用率；另一方面通过衬底刻蚀技术，消除了衬底带来的寄生效应，同时衬底刻蚀无需深n阱注入推结，从而有效降低工艺难度和器件成本。本发明提出的功率器件集成电路可广泛应用于体硅功率集成电路中。
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公开(公告)号：CN101431097B
公开(公告)日：2010-10-13
申请号：CN200810147819.5
申请日：2008-12-11
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06
Abstract: 一种薄层SOI LIGBT器件，属于半导体功率器件技术领域。器件SOI层厚度为1μm～2μm，在体区与漂移区之间做有空穴势垒层，将空穴最大限度“挡”在漂移区内，从而增加漂移区中靠阴极侧的空穴浓度，降低器件导通损耗。在空穴势垒层旁还可以增加P型耗尽区，辅助耗尽N型空穴势垒层，以增强器件承受高压时的漂移区耗尽，改善器件的击穿特性。本发明具有寄生效应小、速度快、功耗低、抗辐照能力强等优点，且与标准工艺兼容。采用本发明可以制作性能优良的高压、高速、低导通损耗的LIGBT功率器件。
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