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公开(公告)号：CN108666309A
公开(公告)日：2018-10-16
申请号：CN201810183015.4
申请日：2018-03-06
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 一种具有FINFET的半导体器件，其提供了增强的可靠性。该半导体器件包括第一N沟道FET和第二N沟道FET，它们串联耦合在用于2输入NAND电路的输出的布线和用于第二电源电位的布线之间。在平面图中，局部布线设置在沿第二方向延伸的第一N沟道FET的第一N栅电极和第二N沟道FET的第二N栅电极之间，并且与沿第一方向延伸的半导体层交叉且沿第二方向延伸。局部布线耦合至用于热量消散的布线。
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公开(公告)号：CN101271892B
公开(公告)日：2011-05-18
申请号：CN200810006288.8
申请日：2008-02-05
Applicant: 瑞萨电子株式会社
IPC: H01L27/04 , H01L23/522 , H01L23/532 , H01L21/822 , H01L21/768
CPC classification number: H01L21/76832 , H01L21/76834 , H01L21/76883
Abstract: 本发明可以提高在最下层配线中含有埋入配线的半导体装置的可靠性。在半导体基板1的主面上形成MISFETQn、Qp，并在此主面上形成着绝缘膜10、11。在绝缘膜10、11中形成接触孔12并埋入着插塞13。在埋入了插塞13的绝缘膜11上形成绝缘膜14、15、16，在绝缘膜14、15、16中形成开口部17并埋入着配线20。绝缘膜15是对绝缘膜16进行蚀刻以形成开口部17时的蚀刻终止膜，且含有硅和碳。绝缘膜11的吸湿性高，绝缘膜15的耐湿性低，但在绝缘膜11与绝缘膜15之间插入绝缘膜14，通过将绝缘膜14设为Si(硅)原子的数密度大于绝缘膜11的膜来防止形成弱电性界面。
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公开(公告)号：CN115763424A
公开(公告)日：2023-03-07
申请号：CN202210804808.X
申请日：2022-07-08
Applicant: 瑞萨电子株式会社
IPC: H01L23/525 , H01L23/522
Abstract: 本公开涉及半导体装置。层间电介质层覆盖电熔丝元件。由硅金属制成的电阻层被布置在层间电介质层上和电熔丝元件正上方。
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公开(公告)号：CN103515221A
公开(公告)日：2014-01-15
申请号：CN201310246489.6
申请日：2013-06-20
Applicant: 瑞萨电子株式会社
IPC: H01L21/31 , H01L23/522
CPC classification number: H01L23/5226 , H01L21/768 , H01L21/76807 , H01L21/7682 , H01L21/76825 , H01L21/76826 , H01L21/76831 , H01L21/76835 , H01L23/5222 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L23/538 , H01L23/5384 , H01L24/05 , H01L2221/1036 , H01L2221/1047 , H01L2224/02166 , H01L2224/05556 , H01L2924/1306 , H01L2924/00
Abstract: 本公开涉及半导体器件及其制造方法。通过改善作为半导体器件的特征的EM特征、TDDB特征、以及耐压，改善该半导体器件的可靠性。使得下层绝缘层中的第一空孔的平均直径小于上层绝缘层中的第二空孔的平均直径，由此增加了所述下层绝缘层中的弹性模数，所述下层绝缘层配置多孔低介电常数膜的层间绝缘膜，用于在其中嵌入布线。此外，侧壁绝缘层形成在层间绝缘膜的暴露于布线槽的侧壁的表面上，所述侧壁绝缘层是包括具有小于所述第二空孔的平均直径的第一空孔的致密层。
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Patent Agency Ranking
公开(公告)号：CN118073370A
公开(公告)日：2024-05-24
申请号：CN202311497308.7
申请日：2023-11-10
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件。电阻元件由SOI衬底的第一半导体层和形成在该第一半导体层上的第二半导体层组成。该第二半导体层具有彼此间隔开的第一半导体部分和第二半导体部分。该第一半导体层具有其上形成有该第一半导体部分的第一区域、其上形成有该第二半导体部分的第二区域、以及在其上不形成外延半导体层的第三区域。该第一区域和该第二区域中的每一者还具有与靠近该第三区域定位的低浓度区域。该低浓度区域的杂质浓度比该第三区域的杂质浓度低。每个半导体部分具有位于该低浓度区域上的中浓度区域。该中浓度区域的杂质浓度比该低浓度区域的该杂质浓度高。
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公开(公告)号：CN108666309B
公开(公告)日：2023-11-07
申请号：CN201810183015.4
申请日：2018-03-06
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 一种具有FINFET的半导体器件，其提供了增强的可靠性。该半导体器件包括第一N沟道FET和第二N沟道FET，它们串联耦合在用于2输入NAND电路的输出的布线和用于第二电源电位的布线之间。在平面图中，局部布线设置在沿第二方向延伸的第一N沟道FET的第一N栅电极和第二N沟道FET的第二N栅电极之间，并且与沿第一方向延伸的半导体层交叉且沿第二方向延伸。局部布线耦合至用于热量消散的布线。
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公开(公告)号：CN103515221B
公开(公告)日：2017-09-01
申请号：CN201310246489.6
申请日：2013-06-20
Applicant: 瑞萨电子株式会社
IPC: H01L21/31 , H01L23/522
CPC classification number: H01L23/5226 , H01L21/768 , H01L21/76807 , H01L21/7682 , H01L21/76825 , H01L21/76826 , H01L21/76831 , H01L21/76835 , H01L23/5222 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L23/538 , H01L23/5384 , H01L24/05 , H01L2221/1036 , H01L2221/1047 , H01L2224/02166 , H01L2224/05556 , H01L2924/1306 , H01L2924/00
Abstract: 本公开涉及半导体器件及其制造方法。通过改善作为半导体器件的特征的EM特征、TDDB特征、以及耐压，改善该半导体器件的可靠性。使得下层绝缘层中的第一空孔的平均直径小于上层绝缘层中的第二空孔的平均直径，由此增加了所述下层绝缘层中的弹性模数，所述下层绝缘层配置多孔低介电常数膜的层间绝缘膜，用于在其中嵌入布线。此外，侧壁绝缘层形成在层间绝缘膜的暴露于布线槽的侧壁的表面上，所述侧壁绝缘层是包括具有小于所述第二空孔的平均直径的第一空孔的致密层。
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公开(公告)号：CN116936523A
公开(公告)日：2023-10-24
申请号：CN202310428122.X
申请日：2023-04-20
Applicant: 瑞萨电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L23/532
Abstract: 本公开涉及一种半导体器件。该半导体器件包括第一层间绝缘膜和第二层间绝缘膜、第一布线和第二布线、以及电阻器膜。第一布线设置在第一层间绝缘膜上。第二层间绝缘膜包括第一层和第二层。第一层设置在第一层间绝缘膜上以覆盖第一布线。电阻器膜设置在第一层上。电阻器膜包括硅铬、引入有碳的硅铬、镍铬、氮化钛和氮化钽中的至少一种。第二层设置在第一层上以覆盖电阻器膜。第二布线设置在第二层上。在第二层间绝缘膜的厚度方向上，与第二布线相比，电阻器膜更靠近第一布线。
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公开(公告)号：CN115763421A
公开(公告)日：2023-03-07
申请号：CN202210813266.2
申请日：2022-07-11
Applicant: 瑞萨电子株式会社
IPC: H01L23/522 , H01L23/525 , H01L23/532 , H01L21/768 , H10N97/00
Abstract: 本公开涉及一种半导体器件及其制造方法。电熔丝元件具有第一部分、被布置在所述第一部分的一端的第二部分以及被布置在所述第一部分的另一端的第三部分。电阻器元件与所述电熔丝元件分开布置。所述电熔丝元件和所述电阻器元件中的每一者的材料具有硅金属或镍铬。所述电熔丝元件和所述电阻器元件被布置在所述第一布线的上层和所述第二布线的下层中。所述第二部分的布线宽度和所述第三部分的布线宽度大于所述第一部分的布线宽度。
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