沟槽栅极型半导体装置及其制造方法

    公开(公告)号:CN118367009A

    公开(公告)日:2024-07-19

    申请号:CN202410066751.7

    申请日:2024-01-17

    Inventor: 富田英干

    Abstract: 提供沟槽栅极型半导体装置及其制造方法。沟槽栅极型半导体装置具备半导体基板、第一沟槽、第二沟槽、栅极绝缘膜、栅极电极和上部电极。半导体基板具有与上部电极相接的n型的第一半导体区域、配置于第一半导体区域的下侧且从与第一沟槽内的栅极绝缘膜相接的位置延伸至与第二沟槽内的栅极绝缘膜相接的位置的p型的体区域和配置于体区域的下侧且从第一沟槽内的栅极绝缘膜延伸至与第二沟槽内的栅极绝缘膜相接的位置的n型的第二半导体区域。配置有体区域的深度范围的第一沟槽与第二沟槽之间的间隔的最大值小于200nm。半导体基板的上表面处的第一沟槽与第二沟槽之间的间隔比上述最大值大。沟槽栅极型半导体装置能够使沟道电阻及接触电阻双方降低。

    半导体装置及其制造方法

    公开(公告)号:CN107871783B

    公开(公告)日:2021-05-11

    申请号:CN201710822062.4

    申请日:2017-09-13

    Abstract: 本发明提供半导体装置及其制造方法,在具备纵型漂移区域(即,JFET区域)的半导体装置中,改善耐压与接通电阻之间存在的此消彼长的关系。半导体装置(1)具备在氮化物半导体层(20)的表面上的一部分设置的异质接合区域(42)。异质接合区域(42)与纵型漂移区域(21b)向氮化物半导体层(20)的表面露出的范围的至少一部分接触,且具有比纵型漂移区域(21b)宽的带隙。在异质接合区域(42)与纵型漂移区域(21b)之间的异质接合界面形成二维电子气体,接通电阻下降。

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