公开(公告)号：CN111952179B

公开(公告)日：2023-12-19

申请号：CN202010409494.4

申请日：2020-05-14

Applicant: 株式会社电装

Inventor： 池田徹 ,  森朋彦 ,  副岛成雅 ,  山寺秀哉

IPC: H01L21/336 ,  H01L21/306 ,  H01L29/04 ,  H01L29/06 ,  H01L29/08 ,  H01L29/78

Abstract: 本发明提供一种在由III族氮化物半导体制成的半导体基板中使损伤较少的c面露出的技术。半导体装置的制造方法具有：准备由III族氮化物半导体制成且主表面为c面的半导体基板的工序；通过对主表面进行干法蚀刻而在主表面形成槽部的工序；以及通过使用蚀刻液对槽部的内表面进行湿法蚀刻，而在蚀刻区域内使半导体基板的c面露出的工序，该蚀刻液对半导体基板的c面的蚀刻率与对半导体基板的c面以外的面的蚀刻率相比较低。

公开(公告)号：CN107871783B

公开(公告)日：2021-05-11

申请号：CN201710822062.4

申请日：2017-09-13

Applicant: 株式会社电装

Inventor： 富田英干 ,  兼近将一 ,  上田博之 ,  森朋彦

IPC: H01L29/78 ,  H01L29/20 ,  H01L29/205 ,  H01L21/336

Abstract: 本发明提供半导体装置及其制造方法，在具备纵型漂移区域(即，JFET区域)的半导体装置中，改善耐压与接通电阻之间存在的此消彼长的关系。半导体装置(1)具备在氮化物半导体层(20)的表面上的一部分设置的异质接合区域(42)。异质接合区域(42)与纵型漂移区域(21b)向氮化物半导体层(20)的表面露出的范围的至少一部分接触，且具有比纵型漂移区域(21b)宽的带隙。在异质接合区域(42)与纵型漂移区域(21b)之间的异质接合界面形成二维电子气体，接通电阻下降。

公开(公告)号：CN111952179A

公开(公告)日：2020-11-17

申请号：CN202010409494.4

申请日：2020-05-14

Applicant: 株式会社电装

Inventor： 池田徹 ,  森朋彦 ,  副岛成雅 ,  山寺秀哉

IPC: H01L21/336 ,  H01L21/306 ,  H01L29/04 ,  H01L29/06 ,  H01L29/08 ,  H01L29/78

Abstract: 本发明提供一种在由III族氮化物半导体制成的半导体基板中使损伤较少的c面露出的技术。半导体装置的制造方法具有：准备由III族氮化物半导体制成且主表面为c面的半导体基板的工序；通过对主表面进行干法蚀刻而在主表面形成槽部的工序；以及通过使用蚀刻液对槽部的内表面进行湿法蚀刻，而在蚀刻区域内使半导体基板的c面露出的工序，该蚀刻液对半导体基板的c面的蚀刻率与对半导体基板的c面以外的面的蚀刻率相比较低。

公开(公告)号：CN107919384B

公开(公告)日：2020-11-06

申请号：CN201710924364.2

申请日：2017-09-30

Applicant: 株式会社电装

Inventor： 川上昌宏 ,  森朋彦 ,  上田博之

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明涉及半导体器件。所述半导体器件包括阱外n型区、被阱外n型区包围的p型阱区、阱内n型区和栅极。阱外n型区包括与p型阱区接触的杂质低浓度区和通过杂质低浓度区与p型阱区分开的杂质高浓度区。

公开(公告)号：CN114586170A

公开(公告)日：2022-06-03

申请号：CN201980101515.1

申请日：2019-10-24

Applicant: 株式会社电装

Inventor： 喜田弘文 ,  富田英干 ,  森朋彦 ,  山寺秀哉

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/12

Abstract: 一种半导体装置，具备被埋入到第1槽内的JFET区域，该第1槽设置在氮化物半导体层的元件部的一个主面，在氮化物半导体层的周边耐压部，在氮化物半导体层的一个主面设有第2槽，与沟道部邻接的第1槽的侧面的倾斜角小于第2槽的侧面的倾斜角。

公开(公告)号：CN108242399B

公开(公告)日：2021-02-23

申请号：CN201711351298.0

申请日：2017-12-15

Applicant: 株式会社电装

Inventor： 山田哲也 ,  上田博之 ,  森朋彦

IPC: H01L21/336

Abstract: 本发明提供一种开关元件的制造方法，包括如下工序：在第一n型半导体层向表面露出的GaN半导体基板的所述表面形成凹部；使p型的体层在所述凹部内和所述GaN半导体基板的所述表面生长；将所述体层的表层部除去，使所述第一n型半导体层向所述GaN半导体基板的所述表面露出并且使所述体层残留在所述凹部内；形成通过所述体层而从所述第一n型半导体层分离并且向所述GaN半导体基板的所述表面露出的第二n型半导体层；及形成隔着绝缘膜与所述体层对向的栅电极。

公开(公告)号：CN110828572B

公开(公告)日：2023-03-21

申请号：CN201910724248.5

申请日：2019-08-07

Applicant: 株式会社电装

Inventor： 富田英幹 ,  森朋彦

IPC: H01L29/78 ,  H01L29/207 ,  H01L21/336

Abstract: 本发明提供半导体装置及其制造方法。需要抑制漂移区域、JFET区域、以及主体区域这3个区域相接的部分中的绝缘破坏的技术。半导体装置具备半导体层、设置于半导体层的一方的主面上的源电极、设置于半导体层的另一方的主面上的漏电极、以及绝缘栅部，半导体层具有：第1导电类型的漂移区域；第1导电类型的JFET区域，设置于漂移区域上；第2导电类型的主体区域，设置于漂移区域上且与JFET区域邻接；以及第1导电类型的源区域，通过主体区域从JFET区域隔开，绝缘栅部和隔开JFET区域与源区域的部分的主体区域相向，在半导体层内形成有空隙，漂移区域、JFET区域、以及主体区域在空隙露出。

公开(公告)号：CN108321204B

公开(公告)日：2021-04-09

申请号：CN201711384307.6

申请日：2017-12-20

Applicant: 株式会社电装

Inventor： 山田哲也 ,  大川峰司 ,  森朋彦 ,  上田博之

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供开关元件及开关元件的制造方法，开关元件具备：半导体基板，具有第一n型半导体层、由外延层构成的p型的体层、通过体层而与第一n型半导体层分离的第二n型半导体层；栅极绝缘膜，覆盖跨及第一n型半导体层的表面、体层的表面及第二n型半导体层的表面的范围；及栅电极，隔着栅极绝缘膜而与体层相向。第一n型半导体层与体层的界面具有倾斜面。倾斜面以随着沿横向远离体层的端部而体层的深度变深的方式倾斜。倾斜面配置在栅电极的下部。