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公开(公告)号：CN103177968A
公开(公告)日：2013-06-26
申请号：CN201210575014.7
申请日：2012-12-26
Applicant: 株式会社电装
IPC: H01L21/336 , H01L21/304
CPC classification number: H01L21/78 , H01L21/02639 , H01L21/30625 , H01L21/31138 , H01L29/0657
Abstract: 本发明公开了一种半导体器件制造方法。在所述半导体器件制造方法中，在半导体衬底（3）的前表面（3a）上形成绝缘层（6）。通过使用所述绝缘层（6）作为掩模来在所述衬底（3）中形成沟槽（8），以使得所述绝缘层（6）的第一部分（6a）位于所述沟槽（8）之间的所述前表面（3a）上，并且使得所述绝缘层（6）的第二部分（6b）位于除了所述沟槽（8）之间以外的位置处的所述前表面（3a）上。去除整个所述第一部分（6a），并去除每个沟槽（8）的开口周围的所述第二部分（6b）。通过在所述前表面（3a）侧上外延生长外延层（9），而利用所述外延层（9）填充所述沟槽（8）。通过使用剩余的所述第二部分（6b）作为抛光停止部，而对所述前表面（3a）侧进行抛光。
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公开(公告)号：CN113196500A
公开(公告)日：2021-07-30
申请号：CN202080007024.3
申请日：2020-01-09
Applicant: 株式会社电装
IPC: H01L29/78
Abstract: 在多个沟槽栅构造之间形成有体区域(3)，并且在体区域的一部分的表面部形成有第1杂质区域(4)。体区域具有第2导电型杂质浓度比该体区域高并且与上部电极(10)接触的第2导电型接触区域(3a)。第1杂质区域具有第1导电型杂质浓度比第1杂质区域高并且与上部电极接触的第1导电型接触区域(4a)。在体区域中的没有形成第1杂质区域的部分，没有形成第1导电型接触区域且形成有第2导电型接触区域，在第1杂质区域形成有接触沟槽(4b)，在接触沟槽内形成有第1导电型接触区域。
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公开(公告)号：CN104285283A
公开(公告)日：2015-01-14
申请号：CN201380024233.9
申请日：2013-04-19
Applicant: 株式会社电装
IPC: H01L21/3065
CPC classification number: H01L21/30655 , H01L21/308
Abstract: 对导入到反应腔室(10)内的第1气体进行等离子体化，在半导体晶片(20)上刻蚀沟槽(22)。对导入到上述反应腔室(10)内的第2导入气体进行等离子体化，在上述沟槽(22)的壁面形成保护膜(23)。对导入到上述反应腔室(10)内的第3导入气体进行等离子体化，将形成在上述沟槽(22)的底面的上述保护膜(23)除去。在除去了形成在上述沟槽(22)的底面的保护膜(23)后，将上述反应腔室(10)内排气。
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公开(公告)号：CN104285283B
公开(公告)日：2018-01-26
申请号：CN201380024233.9
申请日：2013-04-19
Applicant: 株式会社电装
IPC: H01L21/3065
CPC classification number: H01L21/30655 , H01L21/308
Abstract: 对导入到反应腔室(10)内的第1导入气体进行等离子体化，在半导体晶片(20)上刻蚀沟槽(22)。对导入到上述反应腔室(10)内的第2导入气体进行等离子体化，在上述沟槽(22)的壁面形成保护膜(23)。对导入到上述反应腔室(10)内的第3导入气体进行等离子体化，将形成在上述沟槽(22)的底面的上述保护膜(23)除去。在除去了形成在上述沟槽(22)的底面的保护膜(23)后，将上述反应腔室(10)内排气。
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公开(公告)号：CN104838501A
公开(公告)日：2015-08-12
申请号：CN201380063128.6
申请日：2013-12-03
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7813 , H01L23/544 , H01L29/0615 , H01L29/0634 , H01L29/1095 , H01L29/66734 , H01L29/7811 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供具有超结构造的纵型MOSFET的半导体装置及其制造方法。半导体装置的制造方法为，准备在基板(11)上形成有第一半导体层(12)的半导体基板(10)，在上述第一半导体层形成第一凹部(12a)，在上述第一凹部内的上述第一半导体层上形成多个沟槽(15)，使填埋上述各沟槽内以及上述第一凹部内的第二半导体层(16)外延生长，形成具有由上述各沟槽内的上述第二半导体层与多个沟槽间的上述第一半导体层构成的PN柱的SJ构造，在上述SJ构造上形成通道层(17)和与该通道层相接的源极区域(18)，在上述通道层上经由栅极绝缘膜(22)形成栅极电极(23)，并形成与上述源极区域连接的源极电极(25)，在上述基板的背面形成漏极电极(26)，由此形成纵型MOSFET。
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Patent Agency Ranking
公开(公告)号：CN113767478B
公开(公告)日：2023-12-05
申请号：CN202080030293.1
申请日：2020-04-22
Applicant: 株式会社电装
IPC: H01L29/78 , H01L29/06 , H01L29/739
Abstract: 屏蔽电极(7)延伸设置至比栅极电极层(8)的顶端部靠外侧，除了该屏蔽电极与栅极电极层的底面之间以外、还在与栅极电极层的顶端部之间形成中间绝缘膜(9)。此外，在一个方向上，从栅极电极层的顶端部到屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离(Li)大于中间绝缘膜中的位于栅极电极层的底部的部分的厚度(Tb)。
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公开(公告)号：CN111052323B
公开(公告)日：2023-06-20
申请号：CN201880053573.7
申请日：2018-08-09
Applicant: 株式会社电装
Inventor： 小田洋平
IPC: H01L21/336 , H01L21/8234 , H01L27/06 , H01L29/06 , H01L29/78
Abstract: 具备：半导体基板(10)；半导体元件(18)，形成在半导体基板(10)的一面(10a)上；绝缘膜(20)，以将半导体元件(18)覆盖的状态形成在半导体基板(10)的一面(10a)上，形成有使半导体基板(10)的一面(10a)侧的区域露出的第1接触孔(21)以及使半导体元件(18)露出的第2接触孔(22)；第1电极(23)，经由第1接触孔(21)而与半导体基板(10)的一面(10a)侧的区域电连接；以及第2电极(24)，经由第2接触孔(22)而与半导体元件(18)电连接。并且，绝缘膜(20)的与半导体基板(10)的一面(10a)相反侧的一面(20a)被平坦化，并且使该一面(20a)与半导体基板的一面(10a)之间的间隔沿着半导体基板(10)的面方向相等。
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公开(公告)号：CN113767478A
公开(公告)日：2021-12-07
申请号：CN202080030293.1
申请日：2020-04-22
Applicant: 株式会社电装
IPC: H01L29/78 , H01L29/06 , H01L29/739
Abstract: 屏蔽电极(7)延伸设置至比栅极电极层(8)的顶端部靠外侧，除了该屏蔽电极与栅极电极层的底面之间以外、还在与栅极电极层的顶端部之间形成中间绝缘膜(9)。此外，在一个方向上，从栅极电极层的顶端部到屏蔽电极之间发挥绝缘功能的部分的距离即有效绝缘距离(Li)大于中间绝缘膜中的位于栅极电极层的底部的部分的厚度(Tb)。
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公开(公告)号：CN104838501B
公开(公告)日：2017-07-11
申请号：CN201380063128.6
申请日：2013-12-03
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7813 , H01L23/544 , H01L29/0615 , H01L29/0634 , H01L29/1095 , H01L29/66734 , H01L29/7811 , H01L2223/54426 , H01L2223/5446 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供具有超结构造的纵型MOSFET的半导体装置及其制造方法。半导体装置的制造方法为，准备在基板(11)上形成有第一半导体层(12)的半导体基板(10)，在上述第一半导体层形成第一凹部(12a)，在上述第一凹部内的上述第一半导体层上形成多个沟槽(15)，使填埋上述各沟槽内以及上述第一凹部内的第二半导体层(16)外延生长，形成具有由上述各沟槽内的上述第二半导体层与多个沟槽间的上述第一半导体层构成的PN柱的SJ构造，在上述SJ构造上形成通道层(17)和与该通道层相接的源极区域(18)，在上述通道层上经由栅极绝缘膜(22)形成栅极电极(23)，并形成与上述源极区域连接的源极电极(25)，在上述基板的背面形成漏极电极(26)，由此形成纵型MOSFET。
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公开(公告)号：CN113196500B
公开(公告)日：2024-04-09
申请号：CN202080007024.3
申请日：2020-01-09
Applicant: 株式会社电装
IPC: H01L29/78
Abstract: 在多个沟槽栅构造之间形成有体区域(3)，并且在体区域的一部分的表面部形成有第1杂质区域(4)。体区域具有第2导电型杂质浓度比该体区域高并且与上部电极(10)接触的第2导电型接触区域(3a)。第1杂质区域具有第1导电型杂质浓度比第1杂质区域高并且与上部电极接触的第1导电型接触区域(4a)。在体区域中的没有形成第1杂质区域的部分，没有形成第1导电型接触区域且形成有第2导电型接触区域，在第1杂质区域形成有接触沟槽(4b)，在接触沟槽内形成有第1导电型接触区域。
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