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公开(公告)号：CN101221808B
公开(公告)日：2010-06-02
申请号：CN200810002051.2
申请日：2008-01-09
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4091 , G11C11/4096
CPC classification number: G11C11/4091 , H01L27/10897
Abstract: 本发明提供兼顾了高集成、低功耗高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101276641A
公开(公告)日：2008-10-01
申请号：CN200810005561.5
申请日：2008-02-15
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4076
CPC classification number: G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
Abstract: 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN101740114A
公开(公告)日：2010-06-16
申请号：CN200910251217.9
申请日：2008-01-09
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4063 , G11C11/4091
CPC classification number: G11C11/4091 , H01L27/10897
Abstract: 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN100336226C
公开(公告)日：2007-09-05
申请号：CN01823596.4
申请日：2001-12-14
Applicant: 株式会社日立制作所
IPC: H01L27/108 , H01L27/10 , H01L21/8242
CPC classification number: H01L27/10852 , H01L23/5223 , H01L27/105 , H01L27/1052 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L27/115 , H01L2924/0002 , H01L2924/00
Abstract: 通过使用将逻辑电路(LOGIC)内的金属布线和相同层(M3)的金属布线作为电极来利用的MIM电容器，形成DRAM的存储单元电容C3，能够降低工艺成本。通过使用高电介质材料形成电容器，配置在比形成了位线(BL)的布线层更上层上，能够实现高集成化。此外，通过使用2T单元，即使在低电压中工作，也能确保充足的信号量。通过通用模拟(ANALOG)和存储器(MEM)中的形成电容器的工艺，能够用低成本来实现在一个芯片上搭载了逻辑、模拟、存储器的半导体集成电路。
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公开(公告)号：CN1702869A
公开(公告)日：2005-11-30
申请号：CN200510073838.4
申请日：2005-05-24
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L27/108 , G11C11/34
CPC classification number: G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10814 , H01L27/10873
Abstract: 提供一种半导体存储装置，能实现高速工作，或能实现高集成化且高速工作。将晶体管(MT1、MT2)配置在连接存储信息的电容器(CAP)的扩散层区(DIFF(SN))的两侧，将各个晶体管(MT1、MT2)的另一扩散层区(DIFF)连接在同一条位线(BL)上。对存储单元(MC)进行存取时，将两个晶体管(MT1、MT2)激活，进行读出。另外对存储单元(MC)进行写入工作时，用两个晶体管(MT1、MT2)将电荷写入电容器中。
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Patent Agency Ranking
公开(公告)号：CN1677564A
公开(公告)日：2005-10-05
申请号：CN200510053069.1
申请日：2005-03-07
Applicant: 株式会社日立制作所
IPC: G11C11/409 , H01L27/108
CPC classification number: G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
Abstract: 本发明提供一种半导体存储器件。在进行细微化时，读出放大器的偏置增加、读出时产生误动作，芯片的成品率降低。具有由多个下拉电路和一个上拉电路构成的读出放大电路。此外，在多个下拉电路中的一个下拉电路中，构成下拉电路的晶体管与构成另一个下拉电路的晶体管相比，沟道长度和沟道宽度这样的常数更大。另外，多个下拉电路中，晶体管常数大的下拉电路先被激活，之后再激活另一个下拉电路和上拉电路，从而进行读出。
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公开(公告)号：CN101276641B
公开(公告)日：2012-05-23
申请号：CN200810005561.5
申请日：2008-02-15
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4076
CPC classification number: G11C7/04 , G11C7/1066 , G11C7/1072 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2272
Abstract: 本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
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公开(公告)号：CN1677564B
公开(公告)日：2012-02-08
申请号：CN200510053069.1
申请日：2005-03-07
Applicant: 株式会社日立制作所
IPC: G11C11/409 , H01L27/108
CPC classification number: G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
Abstract: 本发明提供一种半导体存储器件。在进行细微化时，读出放大器的偏置增加、读出时产生误动作，芯片的成品率降低。具有由多个下拉电路和一个上拉电路构成的读出放大电路。此外，在多个下拉电路中的一个下拉电路中，构成下拉电路的晶体管与构成另一个下拉电路的晶体管相比，沟道长度和沟道宽度这样的常数更大。另外，多个下拉电路中，晶体管常数大的下拉电路先被激活，之后再激活另一个下拉电路和上拉电路，从而进行读出。
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公开(公告)号：CN1992079A
公开(公告)日：2007-07-04
申请号：CN200610126577.2
申请日：2006-08-28
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/409 , G11C11/4091
CPC classification number: G11C7/1027 , G11C7/1012 , G11C7/1048 , G11C7/1051 , G11C7/1066 , G11C7/1069 , G11C7/1072 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4096 , G11C29/028 , G11C2207/002
Abstract: 本发明提供一种半导体器件，在包含DRAM等半导体存储器的半导体器件中，实现动作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)对从读出放大器阵列(SAA)读出到本地输入输出线(LIO)上的信号进行放大并传送到主输入输出线(MIO)的列系统电路。在各副放大器(SAMP)中，设有例如可以按照读起动信号(RD1、2)设定2种电流的电流控制电路(IC)。读起动信号(RD1、2)，通过时序控制电路的控制，在与突发读出动作的周期数对应的时刻生成。在存储体激活后紧接着的突发读出动作周期中，由(RD1)将电流控制电路(IC)的电流设定得较大，在后续的读出周期中，由(RD2)将电流控制电路(IC)的电流设定得较小。
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公开(公告)号：CN1909114A
公开(公告)日：2007-02-07
申请号：CN200610108315.3
申请日：2006-08-01
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
CPC classification number: G06F11/1044 , G11C2029/0409
Abstract: 本发明提供一种半导体存储器件，该半导体存储器件抑制面积损失，并且小型化时的动作余量大。例如，对于DRAM等的存储阵列(ARY)，采用由64位数据位和9位校验位构成的纠错码方式，使伴随该纠错码方式的纠错码电路(ECC)与读出放大器串(SAA)相邻地配置。在芯片内，除了设置有由这种存储阵列ARY构成的额定存储阵列之外，还设置有与存储阵列(ARY)同样地具有(SAA)及与该(SAA)相邻的(ECC)的冗余存储阵列，解救制造时产生的缺陷。并且，在(ECC)中，在有激活指令时进行纠错，在有预充电指令时进行校验位的存储。
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