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公开(公告)号：CN119452753A
公开(公告)日：2025-02-14
申请号：CN202380049953.4
申请日：2023-11-13
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置，具备半导体基板、设置在所述半导体基板的上方且设置有在侧壁具有台阶部的接触孔的层间绝缘膜、以及设置在所述接触孔的接触部，所述接触部具有设置在所述接触孔的侧壁和底面的势垒层，所述势垒层具有与所述台阶部接触的第一区域、以及在与所述第一区域不同的区域中与所述接触孔的侧壁接触的第二区域，在将前期第一区域的最厚部分的膜厚设为T、将所述第二区域的最薄部分的膜厚设为t的情况下，满足0.3T≤t≤0.95T。
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Patent Agency Ranking
公开(公告)号：CN110574153A
公开(公告)日：2019-12-13
申请号：CN201880026747.0
申请日：2018-09-28
Applicant: 富士电机株式会社
Inventor： 须泽孝昭
IPC: H01L21/768 , H01L21/28 , H01L23/522
Abstract: 在层间绝缘膜(13)的接触孔(14)，介由势垒金属(15)埋入成为接触插塞的钨膜(16)。层间绝缘膜(13)是依次层叠HTO膜(11)和BPSG膜(12)而成的。BPSG膜(12)与HTO膜(11)相比，由势垒金属(15)形成前的前处理的湿式蚀刻中使用的氢氟酸水溶液进行的蚀刻的速度更快。在制造这种结构的半导体装置时，在层间绝缘膜(13)形成接触孔(14)后，通过势垒金属(15)形成前的前处理的湿式蚀刻，使接触孔(14)的在BPSG膜(12)的部分(14a)的宽度(w1)阶梯状地大于在HTO膜(11)的部分(14b)的宽度(w2)，从而减小接触孔(14)的深宽比。由此，能够实现微小化和可靠性提高。
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公开(公告)号：CN110574153B
公开(公告)日：2024-02-23
申请号：CN201880026747.0
申请日：2018-09-28
Applicant: 富士电机株式会社
Inventor： 须泽孝昭
IPC: H01L21/768 , H01L21/28 , H01L23/522
Abstract: 在层间绝缘膜(13)的接触孔(14)，介由势垒金属(15)埋入成为接触插塞的钨膜(16)。层间绝缘膜(13)是依次层叠HTO膜(11)和BPSG膜(12)而成的。BPSG膜(12)与HTO膜(11)相比，由势垒金属酸水溶液进行的蚀刻的速度更快。在制造这种结构的半导体装置时，在层间绝缘膜(13)形成接触孔(14)后，通过势垒金属(15)形成前的前处理的湿式蚀刻，使接触孔(14)的在BPSG膜(12)的部分(14a)的宽度(w1)阶梯状地大于在HTO膜(11)的部分(14b)的宽度(w2)，从而减小接触孔(14)的深宽比。由此，能够实现微小化和可靠性提高。(15)形成前的前处理的湿式蚀刻中使用的氢氟
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公开(公告)号：CN102280470A
公开(公告)日：2011-12-14
申请号：CN201110159141.4
申请日：2011-06-01
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/41 , H01L21/336 , H01L21/28
CPC classification number: H01L21/761 , H01L21/6836 , H01L21/76898 , H01L21/78 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/32 , H01L29/0619 , H01L29/0646 , H01L29/0657 , H01L29/0661 , H01L29/0692 , H01L29/0834 , H01L29/41741 , H01L29/41766 , H01L29/7395 , H01L2221/68327 , H01L2224/04026 , H01L2224/05008 , H01L2224/05012 , H01L2224/05124 , H01L2224/05548 , H01L2224/05562 , H01L2224/05573 , H01L2224/05644 , H01L2224/26145 , H01L2224/29023 , H01L2224/29024 , H01L2224/291 , H01L2224/32227 , H01L2224/94 , H01L2924/00014 , H01L2924/0002 , H01L2924/01327 , H01L2924/10156 , H01L2924/10158 , H01L2924/12042 , H01L2924/15747 , H01L2924/351 , H01L2924/3651 , H01L2924/3656 , H01L2924/014 , H01L2224/03 , H01L2924/00 , H01L2224/05552
Abstract: 本发明提供一种能够防止半导体芯片的破裂和碎裂并提高器件特性的半导体器件和半导体器件制造方法。在半导体芯片的元件端部的侧面设置分离层。而且，在半导体芯片的元件端部，通过凹部形成帽檐部。集电层设置在半导体芯片的背面上，延伸到凹部的侧壁和底面，并与分离层连接。在集电层的整个表面上设置集电电极。凹部的侧壁上的集电电极成为，最外层电极膜的厚度为0.05μm或更小。设置在半导体芯片的背面上的集电电极经由焊料层接合于绝缘衬底上。将焊料层设置成覆盖设置在半导体芯片的背面的平坦部上的集电电极。
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公开(公告)号：CN118116959A
公开(公告)日：2024-05-31
申请号：CN202311245821.7
申请日：2023-09-25
Applicant: 富士电机株式会社
IPC: H01L29/739 , H01L21/331 , H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供一种能够防止接触插塞的埋入不良的半导体装置及半导体装置的制造方法。沿深度方向贯穿层间绝缘膜(3)的接触孔(3a)的底部由通过形成接触孔(3a)时的过蚀刻而形成于半导体基板(1)的正面(1b)的凹部(1a)构成。在接触孔(3a)的内部，隔着将钛膜(4)和氮化钛膜(5)依次层叠而成的阻挡金属埋入有钨膜(7)。在通过热处理使钛膜(4)硅化而形成钛硅化合物膜(6)时，氮化钛膜(5)在接触孔(3a)的底部上的部分下沉，但是即使在该氮化钛膜(5)下沉后，接触孔(3a)的底部上的氮化钛膜(5)的上表面(5a)仍位于比半导体基板(1)的正面(1a)向上方高出预定高度(t1)的位置。
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公开(公告)号：CN102280470B
公开(公告)日：2016-02-24
申请号：CN201110159141.4
申请日：2011-06-01
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/41 , H01L21/336 , H01L21/28
CPC classification number: H01L21/761 , H01L21/6836 , H01L21/76898 , H01L21/78 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/32 , H01L29/0619 , H01L29/0646 , H01L29/0657 , H01L29/0661 , H01L29/0692 , H01L29/0834 , H01L29/41741 , H01L29/41766 , H01L29/7395 , H01L2221/68327 , H01L2224/04026 , H01L2224/05008 , H01L2224/05012 , H01L2224/05124 , H01L2224/05548 , H01L2224/05562 , H01L2224/05573 , H01L2224/05644 , H01L2224/26145 , H01L2224/29023 , H01L2224/29024 , H01L2224/291 , H01L2224/32227 , H01L2224/94 , H01L2924/00014 , H01L2924/0002 , H01L2924/01327 , H01L2924/10156 , H01L2924/10158 , H01L2924/12042 , H01L2924/15747 , H01L2924/351 , H01L2924/3651 , H01L2924/3656 , H01L2924/014 , H01L2224/03 , H01L2924/00 , H01L2224/05552
Abstract: 本发明提供一种能够防止半导体芯片的破裂和碎裂并提高器件特性的半导体器件和半导体器件制造方法。在半导体芯片的元件端部的侧面设置分离层。而且，在半导体芯片的元件端部，通过凹部形成帽檐部。集电层设置在半导体芯片的背面上，延伸到凹部的侧壁和底面，并与分离层连接。在集电层的整个表面上设置集电电极。凹部的侧壁上的集电电极成为，最外层电极膜的厚度为0.05μm或更小。设置在半导体芯片的背面上的集电电极经由焊料层接合于绝缘衬底上。将焊料层设置成覆盖设置在半导体芯片的背面的平坦部上的集电电极。
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