公开(公告)号：CN118116959A

公开(公告)日：2024-05-31

申请号：CN202311245821.7

申请日：2023-09-25

Applicant: 富士电机株式会社

Inventor： 须泽孝昭 ,  远藤诚 ,  下沢慎

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本发明提供一种能够防止接触插塞的埋入不良的半导体装置及半导体装置的制造方法。沿深度方向贯穿层间绝缘膜(3)的接触孔(3a)的底部由通过形成接触孔(3a)时的过蚀刻而形成于半导体基板(1)的正面(1b)的凹部(1a)构成。在接触孔(3a)的内部，隔着将钛膜(4)和氮化钛膜(5)依次层叠而成的阻挡金属埋入有钨膜(7)。在通过热处理使钛膜(4)硅化而形成钛硅化合物膜(6)时，氮化钛膜(5)在接触孔(3a)的底部上的部分下沉，但是即使在该氮化钛膜(5)下沉后，接触孔(3a)的底部上的氮化钛膜(5)的上表面(5a)仍位于比半导体基板(1)的正面(1a)向上方高出预定高度(t1)的位置。

公开(公告)号：CN117242553A

公开(公告)日：2023-12-15

申请号：CN202280032245.5

申请日：2022-09-30

Applicant: 富士电机株式会社

Inventor： 吉村尚 ,  下沢慎 ,  洼内源宜 ,  内田美佐稀

IPC: H01L21/336

Abstract: 本发明提供一种半导体装置的制造方法，包括：从半导体基板的正面侧形成寿命控制区的步骤；在接触孔的底面以离子方式注入Ti的步骤，所述接触孔贯通配置于半导体基板的正面上的层间绝缘膜而设置；以及利用退火在接触孔的底面形成Ti硅化物层的步骤。另外，提供一种半导体装置，具备：半导体基板，其具有晶体管部和二极管部；以及层间绝缘膜，其配置于半导体基板的正面上，并且被贯通地设置有接触孔，半导体基板从二极管部起遍及晶体管部的至少一部分，具有从半导体基板的正面起形成的寿命控制区，在接触孔的底面设置有Ti硅化物层，在接触孔的侧壁，TiN层与层间绝缘膜相接而设置。

公开(公告)号：CN118435357A

公开(公告)日：2024-08-02

申请号：CN202380015510.3

申请日：2023-07-06

Applicant: 富士电机株式会社

Inventor： 洼内源宜 ,  下沢慎 ,  吉村尚

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/322 ,  H01L21/336 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，其具备：半导体基板；层间绝缘膜，其具有接触孔，并设置于所述半导体基板的上方；第一合金层，其在所述接触孔的下方设置于所述半导体基板的上表面；氧化物层，其在所述接触孔中设置于所述第一合金层的上表面；阻挡金属层，其在所述接触孔中设置在所述氧化物层的上方且具有导电性；以及插塞层，其在所述接触孔中设置在所述阻挡金属层的上方。

公开(公告)号：CN113937159A

公开(公告)日：2022-01-14

申请号：CN202110598710.9

申请日：2021-05-31

Applicant: 富士电机株式会社

Inventor： 下沢慎 ,  西村武义

IPC: H01L29/739 ,  H01L23/532 ,  H01L23/48

Abstract: 本发明提供一种半导体装置，在形成接触沟槽部时，有半导体基板的硅缺陷从而降低元件特性的问题。提供一种半导体装置，其具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在半导体基板；第一导电型的发射区，其设置在半导体基板的正面；第二导电型的接触区，其设置在基区的正面，并且掺杂浓度高于基区的掺杂浓度；接触沟槽部，其设置在半导体基板的正面；第一阻挡层，其设置在接触沟槽部的侧壁和底面；以及第二阻挡层，其在接触沟槽部的侧壁与接触区接触地设置。

公开(公告)号：CN110875246B

公开(公告)日：2024-07-16

申请号：CN201910540917.3

申请日：2019-06-21

Applicant: 富士电机株式会社

Inventor： 下沢慎

IPC: H01L21/768 ,  H01L21/331 ,  H01L23/538 ,  H01L29/739

Abstract: 本发明提供在接触孔形成金属插塞时能防止硅基板被蚀刻的半导体装置的制造方法及半导体装置。半导体装置的制造方法中，在第1导电型的第1半导体层(1)的一个表面形成栅极绝缘膜(8)，在第1半导体层的一个表面的表面层形成第2导电型的第2半导体层(5)，在栅极绝缘膜上形成栅电极(9)，选择性地除去栅极绝缘膜，通过在氧气氛中进行热处理，从而在第2半导体层的表面形成热氧化膜(13)，在第2半导体层(5)的表面层选择性地形成第1导电型的第3半导体层(6)，在热氧化膜上形成层间绝缘膜，将热氧化膜、层间绝缘膜选择性地开口而形成接触孔，形成覆盖接触孔的势垒金属，通过使用了金属卤化物的CVD法在势垒金属内埋入金属插塞。

公开(公告)号：CN116895637A

公开(公告)日：2023-10-17

申请号：CN202310166963.8

申请日：2023-02-24

Applicant: 富士电机株式会社

Inventor： 吉村尚 ,  下沢慎 ,  洼内源宜 ,  内田美佐稀

IPC: H01L23/522 ,  H01L23/528 ,  H01L29/423 ,  H01L21/768

Abstract: 本发明提供一种半导体装置以及半导体装置的制造方法，所述半导体装置具备设置于半导体基板的MOS栅极结构，所述半导体装置具备：层间绝缘膜，其具有接触孔，并且设置在所述半导体基板的上方；导电性的第一阻挡金属层，其在所述接触孔中设置在所述层间绝缘膜的侧壁；导电性的第二阻挡金属层，其在所述接触孔中层叠在所述第一阻挡金属层；以及硅化物层，其在所述接触孔的下方设置在所述半导体基板的上表面，所述第一阻挡金属层比所述第二阻挡金属层更致密，并且膜厚是1nm以上且10nm以下。

公开(公告)号：CN118369758A

公开(公告)日：2024-07-19

申请号：CN202380015503.3

申请日：2023-07-06

Applicant: 富士电机株式会社

Inventor： 洼内源宜 ,  下沢慎 ,  吉村尚

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/322 ,  H01L21/336 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 提供一种半导体装置的制造方法，包括：在半导体基板的上方形成具有接触孔的层间绝缘膜的步骤；在所述半导体基板的上表面以及所述层间绝缘膜的侧壁形成包含预先确定的第一金属的初始金属膜的步骤；在所述半导体基板的上表面形成包含所述第一金属的第一合金层的步骤；在所述层间绝缘膜的侧壁形成包含所述第一金属的第一阻挡金属部的步骤；对所述初始金属膜和所述第一阻挡金属部中的至少一者进行蚀刻的步骤；在所述第一合金层的上表面形成氧化物层的步骤；对所述氧化物层进行蚀刻的步骤；在所述第一合金层的上方形成导电性的第二阻挡金属部的步骤；以及在所述第二阻挡金属部的上方形成插塞层的步骤。

公开(公告)号：CN116364771A

公开(公告)日：2023-06-30

申请号：CN202211657081.3

申请日：2022-12-22

Applicant: 富士电机株式会社

Inventor： 洼内源宜 ,  下沢慎 ,  远藤诚

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本发明提供一种半导体装置，其包括：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；第一导电型的发射区，其设置在基区的上方；第二导电型的接触区，其设置在基区的上方，并且掺杂浓度比基区的掺杂浓度高；多个沟槽部，其在半导体基板的正面侧，沿预先设定的延伸方向延伸；以及层间绝缘膜，其设置在半导体基板的上方，并且具有第一接触孔部和第二接触孔部，接触区和发射区在延伸方向上交替地设置，第一接触孔部在延伸方向上与第二接触孔部交替地设置，第一接触孔部的下端设置在与第二接触孔部的下端不同的深度。

公开(公告)号：CN110875246A

公开(公告)日：2020-03-10

申请号：CN201910540917.3

申请日：2019-06-21

Applicant: 富士电机株式会社

Inventor： 下沢慎

IPC: H01L21/768 ,  H01L21/331 ,  H01L23/538 ,  H01L29/739

Abstract: 本发明提供在接触孔形成金属插塞时能防止硅基板被蚀刻的半导体装置的制造方法及半导体装置。半导体装置的制造方法中，在第1导电型的第1半导体层(1)的一个表面形成栅极绝缘膜(8)，在第1半导体层的一个表面的表面层形成第2导电型的第2半导体层(5)，在栅极绝缘膜上形成栅电极(9)，选择性地除去栅极绝缘膜，通过在氧气氛中进行热处理，从而在第2半导体层的表面形成热氧化膜(13)，在第2半导体层(5)的表面层选择性地形成第1导电型的第3半导体层(6)，在热氧化膜上形成层间绝缘膜，将热氧化膜、层间绝缘膜选择性地开口而形成接触孔，形成覆盖接触孔的势垒金属，通过使用了金属卤化物的CVD法在势垒金属内埋入金属插塞。