公开(公告)号：CN116364771A

公开(公告)日：2023-06-30

申请号：CN202211657081.3

申请日：2022-12-22

Applicant: 富士电机株式会社

Inventor： 洼内源宜 ,  下沢慎 ,  远藤诚

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本发明提供一种半导体装置，其包括：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；第一导电型的发射区，其设置在基区的上方；第二导电型的接触区，其设置在基区的上方，并且掺杂浓度比基区的掺杂浓度高；多个沟槽部，其在半导体基板的正面侧，沿预先设定的延伸方向延伸；以及层间绝缘膜，其设置在半导体基板的上方，并且具有第一接触孔部和第二接触孔部，接触区和发射区在延伸方向上交替地设置，第一接触孔部在延伸方向上与第二接触孔部交替地设置，第一接触孔部的下端设置在与第二接触孔部的下端不同的深度。

公开(公告)号：CN118116959A

公开(公告)日：2024-05-31

申请号：CN202311245821.7

申请日：2023-09-25

Applicant: 富士电机株式会社

Inventor： 须泽孝昭 ,  远藤诚 ,  下沢慎

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本发明提供一种能够防止接触插塞的埋入不良的半导体装置及半导体装置的制造方法。沿深度方向贯穿层间绝缘膜(3)的接触孔(3a)的底部由通过形成接触孔(3a)时的过蚀刻而形成于半导体基板(1)的正面(1b)的凹部(1a)构成。在接触孔(3a)的内部，隔着将钛膜(4)和氮化钛膜(5)依次层叠而成的阻挡金属埋入有钨膜(7)。在通过热处理使钛膜(4)硅化而形成钛硅化合物膜(6)时，氮化钛膜(5)在接触孔(3a)的底部上的部分下沉，但是即使在该氮化钛膜(5)下沉后，接触孔(3a)的底部上的氮化钛膜(5)的上表面(5a)仍位于比半导体基板(1)的正面(1a)向上方高出预定高度(t1)的位置。

公开(公告)号：CN116230530A

公开(公告)日：2023-06-06

申请号：CN202211356416.8

申请日：2022-11-01

Applicant: 富士电机株式会社

Inventor： 久根下直树 ,  远藤诚 ,  吉本笃司

IPC: H01L21/331 ,  H01L21/336 ,  H01L21/768 ,  H01L23/48 ,  H01L29/739 ,  H01L29/786

Abstract: 提供一种半导体装置的制造方法和半导体装置，通过缩小p+型接触区的宽度，实现台面宽度的细微化。所述半导体装置的制造方法形成第二导电型的第一半导体区(3)、第一导电型的第二半导体区(4)、沟槽(6)、栅极绝缘膜(7)、栅极电极(8)和层间绝缘膜(13)。接下来，形成贯通层间绝缘膜(13)而到达第一半导体区(3)的接触孔(9)，将此处形成的聚合物(17)作为掩模，通过离子注入(19)在露出于接触孔(9)的底面的第一半导体区(3)的表面层形成第二导电型的第三半导体区(5)，在离子注入(19)后，除去聚合物(17)。接下来，形成第二导电类型的第四半导体区、第一电极和第二电极。

公开(公告)号：CN117637825A

公开(公告)日：2024-03-01

申请号：CN202310929330.8

申请日：2023-07-27

Applicant: 富士电机株式会社

Inventor： 小林敬介 ,  远藤诚 ,  井上潮美

IPC: H01L29/739 ,  H01L21/331 ,  H01L21/265 ,  H01L21/768 ,  H01L23/48 ,  H01L27/06 ,  H01L21/82

Abstract: 本发明提供一种半导体装置及其制造方法，能够抑制栅极阈值电压的偏差，并且能够防止阻挡金属膜的剥离。具备：绝缘栅极型电极构造，其设置于第一导电型的半导体基板；第二导电型的基区；第一导电型的第一主电极区；接触插塞，其隔着阻挡金属膜埋入于贯通第一主电极区且到达基区的沟槽；层间绝缘膜，在层间绝缘膜设置有与沟槽连续的接触孔；第二导电型的接触区，其与沟槽的底面相接地设置；以及第二主电极区，其中，接触孔的下端的开口宽度与沟槽的开口部的宽度相等，沟槽的侧壁的从开口部连续的上部为向外侧凸出的曲面，侧壁的与沟槽的底面连续的下部为向外侧凸出的曲面。