公开(公告)号：CN101197393A

公开(公告)日：2008-06-11

申请号：CN200710199716.9

申请日：2007-12-07

Applicant: 夏普株式会社

Inventor： 疋田智之 ,  小田部拓也 ,  米元久

IPC: H01L29/78 ,  H01L27/04 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种具有能与低耐压晶体管混合装载且微细化并容易调整耐压的横型高耐压MOSFET的半导体器件。高耐压MOSFET具有：形成在半导体衬底(1)上的高耐压用激活区(4)的沟部(10)；形成在夹住沟部(10)的两侧的高耐压用激活区(4)的上表面，并按与高耐压用激活区(4)相反的导电型注入杂质的2个多晶硅层(6)；位于夹住沟部(10)的两侧，并对多晶硅层(6)的下部的高耐压用激活区(4)的表面按与高耐压用激活区(4)相反的导电型注入杂质的2个杂质扩散漂移层(9)；以及以栅极氧化膜(11)为中介，形成在沟部(10)的底面和侧面以及各多晶硅层(6)的靠近沟部(10)侧的邻近区的沟部侧的端面和上表面的栅极(13a)，在2个多晶硅层(6)的不受栅极(13a)覆盖的邻近区以外的部分分别形成源极－漏极区(15a)。

公开(公告)号：CN101996995A

公开(公告)日：2011-03-30

申请号：CN201010257988.1

申请日：2010-08-18

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8234

CPC classification number: H01L29/0847 ,  H01L21/823418 ,  H01L21/823468 ,  H01L27/0266 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7835

Abstract: 本发明涉及半导体装置及其制造方法。本发明提供的半导体装置在同一衬底上搭载了作为被保护元件的MOSFET、静电保护用的MOSFET，其中，具有高保护能力并且能够以少的工序数制造。在形成低浓度区域(6、15、16)、栅极电极(11、12、13)后，在整个表面上成膜绝缘膜。然后，将抗蚀剂图案作为掩模进行蚀刻，在区域(A1)以及(A3)内，以从栅极电极的一部分上方至低浓度区域的一部分上方进行重叠的方式残存绝缘膜(21a、21c)，在区域(A2)内，在栅极电极的侧壁上残存绝缘膜(21b)。然后，将栅极电极(11～13)以及绝缘膜(21a～21c)作为掩模，进行高浓度离子注入后，进行硅化物化的工序。

公开(公告)号：CN101351892B

公开(公告)日：2012-06-27

申请号：CN200680049666.X

申请日：2006-11-29

Applicant: 夏普株式会社

Inventor： 福井雄司 ,  疋田智之 ,  榎本修治 ,  吉野和彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7834 ,  H01L29/41783 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种高电压晶体管，该高电压晶体管包括尺寸较小的有源区。一种半导体器件，其包括：形成于半导体衬底中的隔离区；通过隔离区限定的有源区；在半导体衬底上的有源区内形成的栅电极，栅极绝缘体夹在栅电极和半导体衬底之间；提供在栅电极下方的半导体衬底中的沟道区；位于栅电极的两侧上的源极区和漏极区；位于沟道区和源极区或漏极区之间的漂移区，其中源极区和漏极区中的至少一个至少位于隔离区的一部分上并且通过漂移区连接到沟道区。

公开(公告)号：CN101197393B

公开(公告)日：2010-06-02

申请号：CN200710199716.9

申请日：2007-12-07

Applicant: 夏普株式会社

Inventor： 疋田智之 ,  小田部拓也 ,  米元久

IPC: H01L29/78 ,  H01L27/04 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种具有能与低耐压晶体管混合装载且微细化并容易调整耐压的横型高耐压MOSFET的半导体器件。高耐压MOSFET具有：形成在半导体衬底(1)上的高耐压用激活区(4)的沟部(10)；形成在夹住沟部(10)的两侧的高耐压用激活区(4)的上表面，并按与高耐压用激活区(4)相反的导电型注入杂质的2个多晶硅层(6)；位于夹住沟部(10)的两侧，并对多晶硅层(6)的下部的高耐压用激活区(4)的表面按与高耐压用激活区(4)相反的导电型注入杂质的2个杂质扩散漂移层(9)；以及以栅极氧化膜(11)为中介，形成在沟部(10)的底面和侧面以及各多晶硅层(6)的靠近沟部(10)侧的邻近区的沟部侧的端面和上表面的栅极(13a)，在2个多晶硅层(6)的不受栅极(13a)覆盖的邻近区以外的部分分别形成源极-漏极区(15a)。

公开(公告)号：CN103125018A

公开(公告)日：2013-05-29

申请号：CN201180043848.7

申请日：2011-09-09

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L21/8234 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092

CPC classification number: H01L21/76224 ,  H01L21/823462 ,  H01L21/823481 ,  H01L21/823857 ,  H01L21/823878

Abstract: 本发明提供了用于制造半导体装置的方法，其中，在形成其厚度可达确保高压晶体管的栅击穿电压的程度的栅氧化膜时，可抑制厚栅氧化膜在元件区与槽隔离区之间的边界处变薄，此外，还能防止在小尺寸低压晶体管的有源区中的槽隔离沟的侧壁部发生由衬底材料的氧化引起的晶体缺陷。在半导体衬底（101）的表面上，形成槽隔离区（100c、100f、和100g）来所述表面分为将形成半导体元件的元件区。然后形成氮化硅膜（抗氧化膜）（109）来覆盖该槽隔离区并且从该槽隔离区伸出，且藉此与该槽隔离区相邻的元件区部分地交迭。该抗氧化膜作为掩模，在元件区上，形成比多个半导体元件中具有预定尺寸的半导体元件中所要求的热氧化膜更厚的热氧化膜（110）。

公开(公告)号：CN102315219A

公开(公告)日：2012-01-11

申请号：CN201110191168.1

申请日：2011-07-08

Applicant: 夏普株式会社

Inventor： 疋田智之 ,  桥本尚义

IPC: H01L27/092 ,  H01L29/06 ,  H01L21/8238

CPC classification number: H01L27/0921

Abstract: 半导体器件及其制造方法。本发明提供的半导体器件包括：第一导电类型的半导体衬底；在半导体衬底中形成的第一导电类型的第一阱区域；在半导体衬底中形成且布置在与第一阱区域相邻的区域中的第二导电类型的外延区域；在外延区域的下部的区域中形成且具有比外延区域的杂质浓度高的杂质浓度的第二导电类型的掩埋区域；在第一阱区域和外延区域之间以及在第一阱区域和掩埋区域之间的边界形成的沟槽；在第一阱上形成的第一半导体元件；以及在外延区域上形成的第二半导体元件。

公开(公告)号：CN102484134B

公开(公告)日：2016-08-03

申请号：CN201080041422.3

申请日：2010-09-15

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/41 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

CPC classification number: H01L29/7835 ,  H01L21/823456 ,  H01L21/823468 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66484 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7831

Abstract: 本发明提供缓和在栅极和漏极之间产生的电场集中的高击穿电压晶体管。本发明提供一种半导体器件，包括：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。

公开(公告)号：CN103125018B

公开(公告)日：2016-03-23

申请号：CN201180043848.7

申请日：2011-09-09

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L21/8234 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092

CPC classification number: H01L21/76224 ,  H01L21/823462 ,  H01L21/823481 ,  H01L21/823857 ,  H01L21/823878

Abstract: 本发明提供了用于制造半导体装置的方法，其中，在形成其厚度可达确保高压晶体管的栅击穿电压的程度的栅氧化膜时，可抑制厚栅氧化膜在元件区与槽隔离区之间的边界处变薄，此外，还能防止在小尺寸低压晶体管的有源区中的槽隔离沟的侧壁部发生由衬底材料的氧化引起的晶体缺陷。在半导体衬底（101）的表面上，形成槽隔离区（100c、100f、和100g）来所述表面分为将形成半导体元件的元件区。然后形成氮化硅膜（抗氧化膜）（109）来覆盖该槽隔离区并且从该槽隔离区伸出，且藉此与该槽隔离区相邻的元件区部分地交迭。该抗氧化膜作为掩模，在元件区上，形成比多个半导体元件中具有预定尺寸的半导体元件中所要求的热氧化膜更厚的热氧化膜（110）。

公开(公告)号：CN101996995B

公开(公告)日：2013-07-24

申请号：CN201010257988.1

申请日：2010-08-18

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8234

CPC classification number: H01L29/0847 ,  H01L21/823418 ,  H01L21/823468 ,  H01L27/0266 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7835

Abstract: 本发明涉及半导体装置及其制造方法。本发明提供的半导体装置在同一衬底上搭载了作为被保护元件的MOSFET、静电保护用的MOSFET，其中，具有高保护能力并且能够以少的工序数制造。在形成低浓度区域(6、15、16)、栅极电极(11、12、13)后，在整个表面上成膜绝缘膜。然后，将抗蚀剂图案作为掩模进行蚀刻，在区域(A1)以及(A3)内，以从栅极电极的一部分上方至低浓度区域的一部分上方进行重叠的方式残存绝缘膜(21a、21c)，在区域(A2)内，在栅极电极的侧壁上残存绝缘膜(21b)。然后，将栅极电极(11～13)以及绝缘膜(21a～21c)作为掩模，进行高浓度离子注入后，进行硅化物化的工序。

公开(公告)号：CN102484134A

公开(公告)日：2012-05-30

申请号：CN201080041422.3

申请日：2010-09-15

Applicant: 夏普株式会社

Inventor： 疋田智之

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/41 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

CPC classification number: H01L29/7835 ,  H01L21/823456 ,  H01L21/823468 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66484 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7831

Abstract: 本发明提供缓和在栅极和漏极之间产生的电场集中的高击穿电压晶体管。本发明提供一种半导体器件，包括：第一栅电极，通过栅极绝缘膜在半导体基板上方形成；第二栅电极，通过栅极绝缘膜在半导体基板上方形成，且通过绝缘侧墙布置在第一栅电极的侧面；源极区域和漏极区域，在半导体基板上形成，从而夹置第一和第二栅电极；以及电场集中缓和区域，形成为夹置位于第一栅电极下方的半导体基板的某区域，且形成为与第二栅电极以及漏极和源极区域交叠。