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公开(公告)号：CN107644859B
公开(公告)日：2022-11-11
申请号：CN201610891613.8
申请日：2016-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L23/64 , H01L23/66 , H01Q1/22
Abstract: 一种整合扇出型封装，其包括集成电路、绝缘包封体以及重布线路结构。集成电路包括天线区域。绝缘包封体包覆集成电路。重布线路结构配置于集成电路与绝缘包封体上。重布线路结构与集成电路电性连接，并且重布线路结构包括覆盖集成电路的天线区域的无走线介电部分。无走线介电部分的设计能够让射频集成电路的整合扇出型封装具有良好的信号表现以及信赖性。
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公开(公告)号：CN107644859A
公开(公告)日：2018-01-30
申请号：CN201610891613.8
申请日：2016-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L23/64 , H01L23/66 , H01Q1/22
CPC classification number: H01L23/5389 , H01L21/561 , H01L21/568 , H01L21/6835 , H01L23/3114 , H01L23/3128 , H01L23/49816 , H01L23/66 , H01L28/10 , H01L2221/68359 , H01L2223/6677 , H01L2224/04105 , H01L2224/12105 , H01L2224/18 , H01L2224/97
Abstract: 一种整合扇出型封装，其包括集成电路、绝缘包封体以及重布线路结构。集成电路包括天线区域。绝缘包封体包覆集成电路。重布线路结构配置于集成电路与绝缘包封体上。重布线路结构与集成电路电性连接，并且重布线路结构包括覆盖集成电路的天线区域的无走线介电部分。无走线介电部分的设计能够让射频集成电路的整合扇出型封装具有良好的信号表现以及信赖性。
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公开(公告)号：CN107346761B
公开(公告)日：2020-07-21
申请号：CN201710145183.X
申请日：2017-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/56 , H01L23/31 , H01L23/482
Abstract: 一种封装体的形成方法包括：形成覆盖芯片中的金属通孔的聚合物层；对所述芯片开槽，以形成沟槽，其中所述沟槽从所述聚合物层的顶表面延伸至所述芯片中；以及在所述芯片上执行晶粒切割，以将所述芯片分割为多个组件晶粒。切口穿过所述沟槽。将所述组件晶粒中的一者放置在载体上方。将包封材料施配在所述组件晶粒上方和周围。所述方法还包括按压和固化所述包封材料。在所述包封材料固化之后，所述聚合物层的侧壁倾斜。对所述包封材料执行平坦化至所述聚合物层和所述金属通孔暴露出来。将重分布线形成在所述金属通孔上方且电耦合至所述金属通孔。此外，还提出一种封装体。
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公开(公告)号：CN107346761A
公开(公告)日：2017-11-14
申请号：CN201710145183.X
申请日：2017-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/56 , H01L23/31 , H01L23/482
Abstract: 一种封装体的形成方法包括：形成覆盖芯片中的金属通孔的聚合物层；对所述芯片开槽，以形成沟槽，其中所述沟槽从所述聚合物层的顶表面延伸至所述芯片中；以及在所述芯片上执行晶粒切割，以将所述芯片分割为多个组件晶粒。切口穿过所述沟槽。将所述组件晶粒中的一者放置在载体上方。将包封材料施配在所述组件晶粒上方和周围。所述方法还包括按压和固化所述包封材料。在所述包封材料固化之后，所述聚合物层的侧壁倾斜。对所述包封材料执行平坦化至所述聚合物层和所述金属通孔暴露出来。将重分布线形成在所述金属通孔上方且电耦合至所述金属通孔。此外，还提出一种封装体。
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公开(公告)号：CN106505096A
公开(公告)日：2017-03-15
申请号：CN201610595157.2
申请日：2016-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种半导体器件包括：衬底、至少一个有源半导体鳍、至少一个第一伪半导体鳍、以及至少一个第二伪半导体鳍。在衬底上设置有源半导体鳍。在衬底上设置第一伪半导体鳍。在衬底上且在有源半导体鳍和第一伪半导体鳍之间设置第二伪半导体鳍。第一伪半导体鳍的顶面和第二伪半导体鳍的顶面在不同的方向上弯曲。本发明的实施例还涉及半导体器件的制造方法。
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Patent Agency Ranking
公开(公告)号：CN102157669B
公开(公告)日：2013-06-19
申请号：CN201010251093.7
申请日：2010-08-09
Applicant: 台湾积体电路制造股份有限公司
Inventor： 黄信杰
CPC classification number: H01L33/22 , H01L33/0066 , H01L33/0075 , H01L33/0079 , H01L33/20 , H01L33/46 , H01L2933/0025
Abstract: 本发明公开了包含纹路化基板的装置及形成半导体装置的方法，其中一种包括纹路化基板的装置，还包括多个沟槽。所述多个沟槽各包括第一侧壁及第二侧壁，该第二侧壁位于该第一侧壁的对面方向。多个用来射光的反射器，所述多个反射器各自位于所述多个沟槽其中一个第一侧壁上。所述多个沟槽的第二侧壁实质上不包括任何反射器。本发明提供低成本及低复杂度的制造及封装工艺。
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公开(公告)号：CN102236070A
公开(公告)日：2011-11-09
申请号：CN201010535499.8
申请日：2010-11-04
Applicant: 台湾积体电路制造股份有限公司
Inventor： 黄信杰
CPC classification number: G01R31/2635 , G01R31/2889 , G01R31/311 , G09G3/006
Abstract: 本发明提供一种半导体测试系统与方法，该系统包括：一晶片载台，用以支撑一具有数个发光元件的晶片；一探针卡，用以测试该晶片上的每一测试区；以及一光检测器，与探针卡整合以收集来自晶片的发光元件的光线。本发明可降低封装成本与增加制造效率。
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公开(公告)号：CN106847916B
公开(公告)日：2020-07-03
申请号：CN201610815934.X
申请日：2016-09-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/165 , H01L21/336
Abstract: 本发明的实施例提供了一种半导体器件，包括衬底、至少一个半导体鳍和至少一个外延结构。半导体鳍位于衬底上。半导体鳍具有位于其上的至少一个凹槽。外延结构位于半导体鳍的凹槽中。外延结构包括沿着从半导体鳍至衬底的方向布置的最顶部部分、第一部分和第二部分。第一部分具有比最顶部部分的锗原子百分比和第二部分的锗原子百分比高的锗原子百分比。本发明的实施例还提供了形成半导体器件的方法。
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公开(公告)号：CN106505104B
公开(公告)日：2020-06-19
申请号：CN201610671579.3
申请日：2016-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本发明的实施例提供一种FinFET器件，FinFET器件包括衬底、形成在衬底上的鳍和横越鳍的栅电极。栅电极包括头部和尾部，并且尾部连接至头部并且向衬底延伸。头部的宽度大于尾部的宽度。本发明的实施例还提供了另一种FinFET器件及用于制造FinFET器件的方法。
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公开(公告)号：CN107039276B
公开(公告)日：2020-01-03
申请号：CN201610824040.7
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 半导体器件包括衬底、至少一个半导体鳍和至少一个外延结构。半导体鳍存在于衬底上。半导体鳍上具有至少一个凹槽。外延结构存在于半导体鳍的凹槽中。外延结构的最顶位置的n‑型杂质浓度低于位于最顶位置下方的外延结构的位置的n‑型杂质浓度。本发明的实施例还涉及半导体器件的形成方法。
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