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公开(公告)号：CN108122855B
公开(公告)日：2023-09-19
申请号：CN201710148905.7
申请日：2017-03-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体结构具有半导体装置、第一密封环及第二密封环。所述半导体装置具有第一表面及与所述第一表面相对的第二表面。所述第一密封环安置于所述半导体装置的所述第一表面上且相邻于所述第一表面的边缘。所述第二密封环安置于所述半导体装置的所述第二表面上且相邻于所述第二表面的边缘。本发明实施例还提供一种半导体制造方法。
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公开(公告)号：CN109962047B
公开(公告)日：2023-11-14
申请号：CN201811518818.7
申请日：2018-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L21/60
Abstract: 本申请的实施例提供一种封装结构。封装结构包括第一凸块结构形成于基板之上，焊料接合点形成于第一凸块结构之上，以及第二凸块结构形成于焊料接合点之上。第一凸块结构包括第一柱状层形成于基板之上，以及第一阻障层形成于第一柱状层之上。第一阻障层具有第一突出部分，第一突出部分延伸远离第一柱状层的侧壁表面，且第一柱状层的侧壁与第一阻障层的侧壁之间具有一距离。第二凸块结构包括第二阻障层形成于焊料接合点之上，以及第二柱状层形成于第二阻障层之上，其中第二阻障层具有第二突出部分，第二突出部分延伸远离第二柱状层的侧壁表面。
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公开(公告)号：CN117352408A
公开(公告)日：2024-01-05
申请号：CN202311171656.5
申请日：2023-09-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例涉及确定凹凸质感图及形成凹凸阵列的系统和方法。本发明实施例提供一种方法。所述方法包含确定指示凹凸的第一组位置的第一凹凸质感图。所述方法包含基于所述第一凹凸质感图确定与所述第一凹凸质感图的多个区相关联的第一多个凹凸密度。所述方法包含平滑化所述第一多个凹凸密度以确定与所述第一凹凸质感图的所述多个区相关联的第二多个凹凸密度。所述方法包含基于所述第二多个凹凸密度确定指示所述凹凸的所述第一组位置及所述凹凸的一组大小的第二凹凸质感图。
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公开(公告)号：CN109962047A
公开(公告)日：2019-07-02
申请号：CN201811518818.7
申请日：2018-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488 , H01L21/60
Abstract: 本申请的实施例提供一种封装结构。封装结构包括第一凸块结构形成于基板之上，焊料接合点形成于第一凸块结构之上，以及第二凸块结构形成于焊料接合点之上。第一凸块结构包括第一柱状层形成于基板之上，以及第一阻障层形成于第一柱状层之上。第一阻障层具有第一突出部分，第一突出部分延伸远离第一柱状层的侧壁表面，且第一柱状层的侧壁与第一阻障层的侧壁之间具有一距离。第二凸块结构包括第二阻障层形成于焊料接合点之上，以及第二柱状层形成于第二阻障层之上，其中第二阻障层具有第二突出部分，第二突出部分延伸远离第二柱状层的侧壁表面。
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公开(公告)号：CN108122855A
公开(公告)日：2018-06-05
申请号：CN201710148905.7
申请日：2017-03-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/585 , H01L21/78 , H01L23/562 , H01L23/3171
Abstract: 一种半导体结构具有半导体装置、第一密封环及第二密封环。所述半导体装置具有第一表面及与所述第一表面相对的第二表面。所述第一密封环安置于所述半导体装置的所述第一表面上且相邻于所述第一表面的边缘。所述第二密封环安置于所述半导体装置的所述第二表面上且相邻于所述第二表面的边缘。本发明实施例还提供一种半导体制造方法。
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