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公开(公告)号：CN109727867B
公开(公告)日：2023-03-17
申请号：CN201810162001.4
申请日：2018-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/335 , H01L29/78 , H01L29/775 , H01L29/06 , H01L29/786 , B82Y10/00
Abstract: 本发明的实施例提供了半导体器件及其形成方法。在制造半导体器件的方法中，形成鳍结构，该鳍结构具有底部、设置在底部上方的中间部分以及设置在中间部分上方的上部。去除鳍结构的源极/漏极区域处的中间部分，从而在底部和上部之间形成间隔。在间隔中形成绝缘层。在上部上方形成源极/漏极接触层。源极/漏极接触层通过绝缘层与鳍结构的底部分隔开。
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公开(公告)号：CN106328521B
公开(公告)日：2020-04-21
申请号：CN201511025062.9
申请日：2015-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/335 , H01L29/775 , H01L29/06
Abstract: 一种纳米线包括源极区域、漏极区域和沟道区域。源极区域被修改为减少源极区域内的少数载流子的寿命。在一个实施例中，可以通过注入非晶掺杂物或减少寿命的掺杂物来执行修改。可选地，源极可以利用不同的材料或工艺条件外延生长以减少源极区域内的少数载流子的寿命。本发明还提供了纳米线半导体器件结构及制造方法。
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公开(公告)号：CN108281422A
公开(公告)日：2018-07-13
申请号：CN201810068843.3
申请日：2012-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/10 , H01L29/165 , H01L29/78 , H01L21/8238 , H01L21/336
CPC classification number: H01L29/1054 , H01L21/823807 , H01L21/823821 , H01L27/0924 , H01L29/165 , H01L29/66795 , H01L29/785
Abstract: 本发明提供了具有应变SiGe沟道的半导体和用于制造这种器件的方法。在实施例中，半导体器件包括：衬底，衬底包括至少两个隔离部件；鳍状衬底，位于至少两个隔离部件之间并且位于至少两个隔离部件的上方；以及外延层，位于鳍状衬底的露出部分的上方。根据一方面，外延层可以位于鳍状衬底的顶面和侧面上。根据另一方面，鳍状衬底可以基本上完全位于至少两个隔离部件的上方。
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公开(公告)号：CN104037227A
公开(公告)日：2014-09-10
申请号：CN201310236959.0
申请日：2013-06-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 戈本·多恩伯斯 , 马克范·达尔 , 乔治斯·威廉提斯 , 布兰丁·迪里耶 , 克里希纳·库马尔·布瓦尔卡 , 查理德·肯尼斯·奥克斯兰德 , 马丁·克里斯多夫·霍兰德 , 施奕强 , 马提亚斯·帕斯拉克
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/785 , H01L29/1054 , H01L29/66795
Abstract: 具有背面钝化层的FinFET包括设置在衬底上的模板层、设置在模板层上方的缓冲层、设置在缓冲层上方的沟道背面钝化层以及设置在沟道背面钝化层上方的沟道层。栅极绝缘层设置在沟道层和沟道背面钝化层上方并且与沟道层和沟道背面钝化层接触。缓冲层可选地包含铝，以及沟道层可以可选地包含III-V族半导体化合物。STI可以设置在沟道背面钝化层的相对侧上，并且沟道背面钝化层可以具有在STI的顶面之上设置的顶面以及在STI的顶面之下设置的底面。本发明还提供了一种具有沟道背面钝化层器件的FinFET和方法。
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公开(公告)号：CN103681346B
公开(公告)日：2017-04-26
申请号：CN201210570793.1
申请日：2012-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/49
CPC classification number: H01L29/7786 , H01L21/182 , H01L29/205 , H01L29/66545 , H01L29/7788 , H01L29/78681
Abstract: 本发明公开了晶体管、半导体器件及其制造方法。在一个实施例中，制造半导体器件的方法包括在工件上方形成晶体管。该晶体管包括牺牲栅极材料，该牺牲栅极材料包括III‑V族材料。该方法包括将金属(Me)与牺牲栅极材料的III‑V族材料相结合从而形成包括Me‑III‑V化合物材料的栅极。本发明还提供了一种晶体管、半导体器件及其制造方法。
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Patent Agency Ranking
公开(公告)号：CN103681652B
公开(公告)日：2016-07-13
申请号：CN201210573123.5
申请日：2012-12-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , H01L21/823807 , H01L21/823821 , H01L21/845 , H01L27/1211 , H01L29/1054 , H01L29/7843
Abstract: 本发明描述了一种用于应力优化的布局。布局包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、被设计成横跨两个FinFET单元的FinFET鳍、形成在衬底上的多个栅极以及形成在第一FinFET单元和第二FinFET单元之间的多个隔离单元。两个FinFET单元包括第一FinFET单元和第二FinFET单元。FinFET鳍包括正电荷FinFET(Fin PFET)鳍和负电荷FinFET(Fin NFET)鳍。隔离单元隔离第一FinFET单元和第二FinFET单元而没有断开FinFET鳍。本发明还提供了用于应力优化的鳍式场效应晶体管布局。
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公开(公告)号：CN103117306B
公开(公告)日：2015-11-18
申请号：CN201210193105.4
申请日：2012-06-12
Applicant: 台湾积体电路制造股份有限公司
Inventor： 克里希纳·库马尔·布瓦尔卡 , 戈本·多恩伯斯 , 马提亚斯·帕斯拉克
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
CPC classification number: H01L29/7391 , H01L29/785
Abstract: 隧道场效应晶体管（TFET）包括栅电极、源极区域和漏极区域。源极区域和漏极区域具有相反的导电类型。沟道区域设置在源极区域和漏极区域之间。源极扩散势垒设置在沟道区域和源极区域之间。源极扩散势垒和源极区域位于栅电极下方并与栅电极重叠。源极扩散势垒的第一个带隙大于源极区域、漏极区域和沟道区域的第二带隙。本发明还提供了隧道FET及其形成方法。
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公开(公告)号：CN103681652A
公开(公告)日：2014-03-26
申请号：CN201210573123.5
申请日：2012-12-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , H01L21/823807 , H01L21/823821 , H01L21/845 , H01L27/1211 , H01L29/1054 , H01L29/7843
Abstract: 本发明描述了一种用于应力优化的布局。布局包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、被设计成横跨两个FinFET单元的FinFET鳍、形成在衬底上的多个栅极以及形成在第一FinFET单元和第二FinFET单元之间的多个隔离单元。两个FinFET单元包括第一FinFET单元和第二FinFET单元。FinFET鳍包括正电荷FinFET(Fin PFET)鳍和负电荷FinFET(Fin NFET)鳍。隔离单元隔离第一FinFET单元和第二FinFET单元而没有断开FinFET鳍。本发明还提供了用于应力优化的鳍式场效应晶体管布局。
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公开(公告)号：CN109524464B
公开(公告)日：2022-08-09
申请号：CN201711266823.9
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/8234 , H01L21/336
Abstract: 本发明涉及半导体器件的制造方法及半导体器件。形成鳍，其中，鳍包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方的第一半导体层、设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。第二半导体层从第一绝缘层突出。在第二半导体层上方形成伪栅极。在伪栅极的侧面上形成侧壁间隔件层。在伪栅极和侧壁间隔件层上方形成第一介电层。去除伪栅极，从而形成栅极间隔。在栅极间隔中蚀刻第一绝缘层，由此暴露第一半导体层以及第一牺牲层和第二牺牲层。去除第一牺牲层和第二牺牲层。形成栅极介电层和栅电极层。
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公开(公告)号：CN109524465B
公开(公告)日：2022-07-01
申请号：CN201711274459.0
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/088 , H01L21/8234 , H01L21/336
Abstract: 一种制造半导体器件的方法，形成从第一隔离绝缘层突出的鳍结构。形成由与第一隔离绝缘层不同的材料制成的第二隔离绝缘层，使得鳍结构的第一上部暴露；在第一鳍结构的暴露的第一上部上方形成伪栅极结构。通过使用伪栅极结构作为蚀刻掩模蚀刻第二隔离绝缘层。去除伪栅极结构以形成栅极空间；在栅极空间中蚀刻第二隔离绝缘层，使得鳍结构的第二上部从第一隔离绝缘层暴露。在鳍结构的暴露的第二上部上方形成栅极介电层和栅电极层。本发明实施例涉及半导体器件及其制造方法。
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