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公开(公告)号：CN109713045B
公开(公告)日：2022-04-08
申请号：CN201810605856.X
申请日：2018-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L21/329
Abstract: 本发明实施例提供一种具有势垒高度不同的二极管装置的半导体装置及其制造方法。提供衬底。在所述衬底中形成第一导电类型的第一阱区。对所述第一阱区的第一部分执行第二导电类型的第一离子植入而阻止植入所述第一阱区的第二部分。通过加热所述衬底以引起所述第一部分与所述第二部分之间的掺杂物扩散而形成第一掺杂区。在所述第一掺杂区上形成含金属层以获得肖特基势垒界面。
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公开(公告)号：CN113053877B
公开(公告)日：2025-03-21
申请号：CN202011563976.1
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各种实施例涉及一种包含邻接沟槽电容器的柱结构的集成电路(IC)。衬底具有定义沟槽的多个侧壁。沟槽延伸到衬底的前侧表面中。沟槽电容器包含多个电容器电极层和多个电容器介电层，多个电容器电极层和多个电容器介电层分别衬于沟槽且定义衬底内的空腔。柱结构设置于衬底内。柱结构具有第一宽度和小于第一宽度的第二宽度。第一宽度与衬底的前侧表面对准，且第二宽度与设置在前侧表面之下的第一点对准。
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公开(公告)号：CN118841405A
公开(公告)日：2024-10-25
申请号：CN202410849412.6
申请日：2024-06-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 根据本申请的实施例提供了电阻器及其形成方法。根据本发明实施例提供了一种器件结构包括：衬底；第一金属间介电(IMD)层，位于衬底上方；电阻器，包括位于第一IMD层上方的第一电阻器层、位于第一电阻器层上方的第二电阻器层、以及位于第二电阻器层上方的第三电阻器层；第二IMD层，位于第一IMD层和电阻器上方；以及第一接触通孔，延伸穿过第二IMD层和第三电阻器层，并且终止于第一电阻器层中，和第二接触通孔，延伸穿过第二IMD层和第三电阻器层，并且终止于第一电阻器层中。根据本申请的其他实施例，还提供了半导体器件及其形成方法。
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公开(公告)号：CN110783408B
公开(公告)日：2025-03-25
申请号：CN201910683436.8
申请日：2019-07-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例是有关半导体结构及半导体制造方法。所述半导体结构包含：衬底；有源区域，其包含夹置于两个源极/漏极区之间的沟道区；绝缘区，其从俯视图围绕所述有源区域；及电介质层，其放置在所述绝缘区与所述源极/漏极区之间的界面上方且与所述界面接触。本发明实施例还公开一种制造半导体结构的方法。
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公开(公告)号：CN109768009B
公开(公告)日：2022-06-14
申请号：CN201811333032.8
申请日：2018-11-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 一种半导体结构以及用于制作半导体结构的方法。所述方法包含：接纳包含第一区和第二区的衬底；形成图案化硬掩模，所述图案化硬掩模包含暴露所述第一区的部分的第一开口和暴露所述第二区的部分的第二开口；在所述第一区中形成第一沟槽且在所述第二区中形成第二沟槽；对所述图案化硬掩模在所述第一区域中的部分和所述衬底从所述第一沟槽暴露的部分执行离子植入；扩大所述第一开口以形成第三开口且扩大所述第二开口以形成第四开口；和通过填充所述第一沟槽形成第一隔离结构且通过填充所述第二沟槽形成第二隔离结构。
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Patent Agency Ranking
公开(公告)号：CN109427893A
公开(公告)日：2019-03-05
申请号：CN201711204388.7
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
CPC classification number: H01L23/13 , H01L21/762 , H01L21/76224 , H01L29/0692 , H01L29/4238 , H01L29/665 , H01L29/6659 , H01L29/7833 , H01L29/78 , H01L29/42376 , H01L29/66477
Abstract: 提供具有低闪烁噪声的导体-绝缘体-半导体(CIS)装置。在一些实施例中，此CIS装置包含半导体基底、一对源极/漏极区、选择性导电通道以及栅极电极。这对源极/漏极区位于半导体基底中，且这对源极/漏极区横向地隔开。选择性导电通道位于半导体基底中，且自源极/漏极区的一者至源极/漏极区的另一者在第一方向上横向地延伸。栅极电极包含一对外围部分和中央部分。外围部分在平行于第一方向上横向地延伸。中央部分覆盖选择性导电通道且自这对外围部分的一者至这对外围部分的另一者在第二方向上横向地延伸，第二方向横切第一方向。此外，也提供CIS装置的制造方法。
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公开(公告)号：CN109728095B
公开(公告)日：2023-11-28
申请号：CN201811283753.2
申请日：2018-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本揭露涉及一种半导体装置及其制造方法。一种半导体装置，其包含半导体衬底、栅极电极、一对源极/漏极区及阈值电压调整区。所述栅极电极是在所述半导体衬底上方。沟道区是在所述半导体衬底与所述栅极电极之间。所述源极/漏极区在沟道长度方向上邻近于所述沟道区的两个相对侧。所述阈值电压调整区在沟道宽度方向上邻近于所述沟道区的两个相对侧，其中所述阈值电压调整区及所述沟道区具有相同掺杂类型。
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公开(公告)号：CN110783409B
公开(公告)日：2023-06-13
申请号：CN201910684433.6
申请日：2019-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明实施例涉及具有低闪烁噪声的半导体装置和其形成方法。在一些实施例中，提供一种半导体装置。所述半导体装置包含布置于半导体衬底中的源极区和漏极区，其中所述源极区与所述漏极区横向间隔。栅极堆叠布置于所述半导体衬底上和所述源极区与所述漏极区之间。盖层布置于所述栅极堆叠上，其中所述盖层的底面接触所述栅极堆叠的顶面。侧壁间隔件沿所述栅极堆叠和所述盖层的侧布置。抗蚀剂保护氧化物RPO层安置于所述盖层上，其中所述RPO层沿所述侧壁间隔件的侧延伸到所述半导体衬底。接触蚀刻停止层布置于所述RPO层、所述源极区和所述漏极区上。
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公开(公告)号：CN109768009A
公开(公告)日：2019-05-17
申请号：CN201811333032.8
申请日：2018-11-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 一种半导体结构以及用于制作半导体结构的方法。所述方法包含：接纳包含第一区和第二区的衬底；形成图案化硬掩模，所述图案化硬掩模包含暴露所述第一区的部分的第一开口和暴露所述第二区的部分的第二开口；在所述第一区中形成第一沟槽且在所述第二区中形成第二沟槽；对所述图案化硬掩模在所述第一区域中的部分和所述衬底从所述第一沟槽暴露的部分执行离子植入；扩大所述第一开口以形成第三开口且扩大所述第二开口以形成第四开口；和通过填充所述第一沟槽形成第一隔离结构且通过填充所述第二沟槽形成第二隔离结构。
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公开(公告)号：CN109713045A
公开(公告)日：2019-05-03
申请号：CN201810605856.X
申请日：2018-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L21/329
Abstract: 本发明实施例提供一种具有势垒高度不同的二极管装置的半导体装置及其制造方法。提供衬底。在所述衬底中形成第一导电类型的第一阱区。对所述第一阱区的第一部分执行第二导电类型的第一离子植入而阻止植入所述第一阱区的第二部分。通过加热所述衬底以引起所述第一部分与所述第二部分之间的掺杂物扩散而形成第一掺杂区。在所述第一掺杂区上形成含金属层以获得肖特基势垒界面。
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