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公开(公告)号：CN119922957A
公开(公告)日：2025-05-02
申请号：CN202311422361.0
申请日：2023-10-28
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供了外延片、射频器件、终端射频模组及终端设备，外延片。该外延片包括层叠的硅衬底层及外延层，外延层又包括层叠设置在硅衬底层表面的成核层；且，硅衬底层和成核层的界面处设有空气隙。基于该外延片中硅衬底层与成核层的界面处的特殊结构和参数设计，其可用于提供一种射频损耗较低的射频器件。
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公开(公告)号：CN117423692A
公开(公告)日：2024-01-19
申请号：CN202210807986.8
申请日：2022-07-11
Applicant: 华为技术有限公司
IPC: H01L27/02 , H01L21/8222
Abstract: 本申请实施例提供了一种芯片，该芯片包括衬底，衬底中开设有贯穿衬底上下表面的第一通孔，第一通孔的内壁以及底部依次贴附有至少两层掺杂材料，至少两层掺杂材料中包括P型掺杂材料和N型掺杂材料，第一通孔中还填充有第一导电材料，第一导电材料与至少两层掺杂材料中的第一掺杂材料相接触；设置于衬底上表面的第一导电线路以及功能电路，第一导电线路与第一导电材料以及功能电路相连接；设置于衬底下表面的第二导电线路，第二导电线路与至少两层掺杂材料中的第二掺杂材料相接触，本申请实施例提供的芯片，可以提高单位面积的芯片内，静电防护器件中PN结所占面积的比例，以提高静电防护器件的效率。
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公开(公告)号：CN117133642A
公开(公告)日：2023-11-28
申请号：CN202210590240.6
申请日：2022-05-26
Applicant: 华为技术有限公司
IPC: H01L21/268 , H01L21/285 , H01L29/45 , H01L21/335 , H01L29/778
Abstract: 本申请提供一种半导体器件及其制备方法，用于在半导体器件中形成低电阻且金属表面形貌平整的欧姆接触的同时，有效减少半导体器件的晶圆翘曲、开裂和外延材料电学性能恶化的情况。该方法中，通过在半导体基底上形成光吸收层，且光吸收层在半导体基底上的正投影与半导体基底中待形成欧姆接触的掺杂区不交叠，以及采用预设波长的激光对形成有所述光吸收层的所述半导体基底进行激光退火处理。如此，实现了对半导体基底中的掺杂区的激光退火；并且，在对半导体基底中的掺杂区进行激光退火的过程中，光吸收层可以吸收半导体基底中除掺杂区之外的其他区域上方的激光，阻止激光向下传递，使得对该区域中的温度敏感材料的温度低于其被损坏的临界温度。
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公开(公告)号：CN119314970A
公开(公告)日：2025-01-14
申请号：CN202310859537.2
申请日：2023-07-12
Applicant: 华为技术有限公司
IPC: H01L23/498 , H01L23/367 , H01L23/373 , H01L21/768
Abstract: 本申请提供了一种晶圆及其制备方法，不仅能够保证将晶圆进行分割得到的半导体器件的接地需求，改善半导体器件的散热特性，而且大大减小了晶圆的翘曲度。晶圆可以包括衬底、图形化的金属层和多个第一电极。其中，衬底可以设有多个通孔。多个第一电极均可以位于衬底的第一表面且一一对应地位于多个通孔的底部。图形化的金属层可以设置于衬底的第二表面以及多个通孔中每个通孔的侧壁和底部。图形化的金属层中位于第二表面的部分的边缘可以与衬底的边缘平齐。第一表面与第二表面相对设置。
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公开(公告)号：CN117747642A
公开(公告)日：2024-03-22
申请号：CN202211107921.9
申请日：2022-09-13
Applicant: 华为技术有限公司
IPC: H01L29/45 , H01L29/778 , H01L21/335 , H01L21/324
Abstract: 本申请提供了一种半导体器件及其制备方法，实现了第一电极层与外延层的欧姆接触，减小了欧姆接触的接触电阻率，有助于减小半导体器件的导通电阻，进而降低半导体器件的功率损耗。半导体器件可以包括外延层、掺杂层、介质层和第一电极层。其中，外延层和介质层层叠设置。半导体器件设有第一凹槽，掺杂层和第一电极层的一部分可以层叠设置于第一凹槽内部。
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Patent Agency Ranking
公开(公告)号：CN119907257A
公开(公告)日：2025-04-29
申请号：CN202311390112.8
申请日：2023-10-24
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种晶体管、电子设备、晶体管的制备方法。涉及半导体器件技术领域。提供一种可以降低栅极漏电流的晶体管。该晶体管包括衬底、沟道层、势垒层和栅极，沟道层形成在衬底上，势垒层形成在沟道层上，自势垒层指向沟道层的方向，栅极贯通势垒层的至少部分；沟道层包括与栅极位置对应的第一区域，和位于第一区域周边的第二区域，以及，第一区域的位错密度小于或者等于第二区域的位错密度。通过对栅极下方的第一区域进行损伤修复，降低该区域的位错密度，提升该区域的晶体质量，从而达到降低栅极漏电流的目的。
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公开(公告)号：CN119480841A
公开(公告)日：2025-02-18
申请号：CN202311007023.0
申请日：2023-08-10
Applicant: 华为技术有限公司
IPC: H01L23/498 , H01L23/49 , H01L21/60
Abstract: 本申请涉及半导体装置及其制作方法、相关产品。半导体装置包括功率器件及无源匹配电路。功率器件包括衬底、外延层及元件，外延层沉积至衬底，衬底背离外延层的表面为功率器件的第一表面，外延层背离衬底的表面为功率器件的第二表面，元件位于第二表面；至少部分的无源匹配电路位于第一表面，位于第一表面的无源匹配电路电连接功率器件。本申请实施例将至少部分的无源匹配电路设置于第一表面，能够充分利用第一表面，提高半导体装置的集成度。
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公开(公告)号：CN117374110A
公开(公告)日：2024-01-09
申请号：CN202210764645.7
申请日：2022-06-30
Applicant: 华为技术有限公司
IPC: H01L29/778 , H01L21/335 , H01L23/42
Abstract: 本申请实施例提供一种半导体器件及电子设备，半导体器件包括衬底、依次设置在衬底上的成核层、缓冲层、沟道层和势垒层，在势垒层上设置有源电极、栅电极和漏电极。还包括第一连接孔，且至少有源区内设置有第一连接孔，第一连接孔的宽度小于源电极或漏电极的宽度。第一连接孔的第一端延伸至衬底，第一连接孔的第二端依次贯穿成核层、缓冲层延伸至沟道层内部，不贯穿沟道层，第一连接孔内填充导热介质，通过第一连接孔及第一连接孔内的导热介质就将产热点沟道层和衬底直接连接，沟道层产生的热量能够通过导热介质直接传递至衬底实现散热，有效的提升了半导体器件的散热能力，且减小或避免了第一连接孔对器件性能的影响，提升了器件的可靠性。
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公开(公告)号：CN118098969A
公开(公告)日：2024-05-28
申请号：CN202211505927.1
申请日：2022-11-28
Applicant: 华为技术有限公司
IPC: H01L21/336 , H01L21/28 , H01L21/3213 , H01L21/311 , H01L29/78 , H01L29/423
Abstract: 本申请实施例提供一种半导体工艺方法和芯片。该半导体工艺方法包括：在衬底上形成待刻蚀层，在待刻蚀层的背离衬底的一侧形成掩膜图案层，且掩膜图案层的材料包括第一半导体材料或者介质材料；减薄掩膜图案层的侧面和背离待刻蚀层的表面，使得掩膜图案层的尺寸缩减至预设尺寸；以减薄后的掩膜图案层为掩膜，将减薄后的掩膜图案层的图案转移至待刻蚀层，使得待刻蚀层的尺寸缩减至预设尺寸。通过该半导体工艺方法可以制得尺寸较小的栅极。
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公开(公告)号：CN117673129A
公开(公告)日：2024-03-08
申请号：CN202211053439.1
申请日：2022-08-31
Applicant: 华为技术有限公司
IPC: H01L29/45 , H01L29/49 , H01L29/778 , H01L21/335 , H01L21/67 , H01L21/265 , H01L21/324
Abstract: 本申请实施例提供了一种制备半导体器件的方法和装置以及半导体器件。涉及半导体制造技术领域，该方法包括：确定半导体本体的盖帽层上的离子注入区域，半导体本体已被按照第一注入参数完成所述离子注入和离子激活；根据第一注入参数，确定外延层中离子的峰值浓度区域位置；根据离子的峰值浓度区域位置，确定第一深度；根据第一深度，以离子注入区域为起始区域，刻蚀外延层并暴露第一接触面；在第一接触面上沉积金属层；通过退火的方法，将金属层转化为合金层，并在第一接触面形成欧姆接触。基于该方法，使形成欧姆接触的第一接触面处于2DEG附近，能够降低接触势垒，减小接触电阻，且单次注入即可完成，避免多次注入对晶格造成较大损伤。
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