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公开(公告)号：CN112054060A
公开(公告)日：2020-12-08
申请号：CN202010844426.0
申请日：2020-08-20
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/762 , H01L21/336
Abstract: 本发明公开了一种体接触SOI MOS器件结构及形成方法，该器件结构包括：位于SOI衬底顶层硅中的有源区、体引出区、刻蚀到顶层硅第一深度的部分浅槽隔离区、刻蚀到埋氧层的完全浅槽隔离区、以及位于顶层硅上方的栅极，有源区包括源区、漏区、沟道以及体接触区；部分浅槽隔离区为工型区域且位于有源区的外围，源区、漏区以及沟道位于工型区域的第一开口内，体接触区位于工型区域的第二开口内；体引出区位于部分浅槽隔离区下方，并与沟道下方的体区以及体接触区接触。上述方案中，器件沟道下方的体区能够接触到部分浅槽隔离区下方的体引出区，由于体引出区与体接触区接触，有效的抑制了浮体效应。
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公开(公告)号：CN112054025B
公开(公告)日：2023-11-14
申请号：CN202010894212.4
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/06 , H01L29/786
Abstract: 本发明公开了一种串联SOI MOSFET器件结构及其制备方法，包括：位于埋氧层上的半导体材料层和栅极，设置于串联器件的有源区与栅极相交的边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区；设置于串联器件最外侧的浅槽隔离区；设置于串联器件的有源区与栅极不相交的边缘的体接触区，设置于半导体材料层表面的导通层，所述导通层覆盖短接所述体接触区和相邻的源区，以使所述体接触区域与相邻的源区共用导电接触孔。本发明提供的器结构件及方法，用以解决现有技术中的串联SOI MOSFET器件芯片面积开销大和布线复杂的技术问题。实现了减少面积占用和减少布线复杂度的技术效果。
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公开(公告)号：CN112054062B
公开(公告)日：2024-04-30
申请号：CN202010893868.4
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种SOI MOSFET器件及其制备方法，器件包括：位于埋氧层上的有源区和栅极；设置于有源区边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区，部分隔离区与埋氧层之间间隔有部分有源区；设置于器件最外侧的浅槽隔离区；设置于浅槽隔离区和部分隔离区之间的体接触区，从体接触区底部至埋氧层设置有深注入区，深注入区连接体接触区和有源区。本发明提供的器件及方法，用以解决现有技术中的SOI器件边缘漏电的技术问题。实现了改善SOI器件边缘漏电的技术效果。
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公开(公告)号：CN112054025A
公开(公告)日：2020-12-08
申请号：CN202010894212.4
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L29/06 , H01L29/786
Abstract: 本发明公开了一种串联SOI MOSFET器件结构及其制备方法，包括：位于埋氧层上的半导体材料层和栅极，设置于串联器件的有源区与栅极相交的边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区；设置于串联器件最外侧的浅槽隔离区；设置于串联器件的有源区与栅极不相交的边缘的体接触区，设置于半导体材料层表面的导通层，所述导通层覆盖短接所述体接触区和相邻的源区，以使所述体接触区域与相邻的源区共用导电接触孔。本发明提供的器结构件及方法，用以解决现有技术中的串联SOI MOSFET器件芯片面积开销大和布线复杂的技术问题。实现了减少面积占用和减少布线复杂度的技术效果。
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公开(公告)号：CN118315287A
公开(公告)日：2024-07-09
申请号：CN202410370978.0
申请日：2024-03-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/56 , H01L21/683 , H01L21/48 , H01L23/31 , H01L23/367
Abstract: 本发明公开了一种芯片的制造方法，涉及芯片制造技术领域，用于通过优化封装结构的方式，使芯片内部的热量以更合理的方式传导。所述芯片的制造方法包括：由芯片的背面一侧，对芯片进行第一减薄处理。将经第一减薄处理后的芯片放置并粘接在第一载片晶圆开设的沟槽内。沟槽的深度大于经第一减薄处理后的芯片的厚度，且芯片的正面通过沟槽的槽口暴露在外。在第一载片晶圆对应沟槽槽口的一侧临时键合第二载片晶圆。由第一载片晶圆背离第二载片晶圆的一侧，对第一载片晶圆和芯片进行第二减薄处理。在第一载片晶圆和芯片背离第二载片晶圆的一侧键合散热基底。对第二载片晶圆进行解键合，并对键合有散热基底的第一载片晶圆和芯片进行划片处理。
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Patent Agency Ranking
公开(公告)号：CN117241580A
公开(公告)日：2023-12-15
申请号：CN202311262817.1
申请日：2023-09-27
Applicant: 中国科学院微电子研究所
IPC: H10B20/25 , H01L23/525 , G11C5/06
Abstract: 本申请公开了一种一次性可编程存储器及其制备方法，该一次性可编程存储器包括：基底，基底包括第一基底区和第二基底区；位于第一基底区表面上的多晶硅层，在第一方向上，多晶硅层包括依次排布的阴极区、熔丝区和阳极区，阴极区为N型掺杂区，阳极区与熔丝区为P型掺杂区，第一方向为平行于基板的方向；位于多晶硅层背离基底一侧表面的电极层，电极层包括：位于阴极区的阴极，位于阳极区的阳极以及位于熔丝区的熔丝，阳极与阴极基于熔丝连接。在该存储器中，阴极与熔丝连接处形成PN结，使得该存储器在编程状态时，熔丝区的电阻较小；在读取状态时，熔丝区的电阻较大，从而使得存储器的电阻开关比较大，能够更为准确读取存储器的编程状态。
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公开(公告)号：CN112054060B
公开(公告)日：2023-11-14
申请号：CN202010844426.0
申请日：2020-08-20
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/762 , H01L21/336
Abstract: 本发明公开了一种体接触SOI MOS器件结构及形成方法，该器件结构包括：位于SOI衬底顶层硅中的有源区、体引出区、刻蚀到顶层硅第一深度的部分浅槽隔离区、刻蚀到埋氧层的完全浅槽隔离区、以及位于顶层硅上方的栅极，有源区包括源区、漏区、沟道以及体接触区；部分浅槽隔离区为工型区域且位于有源区的外围，源区、漏区以及沟道位于工型区域的第一开口内，体接触区位于工型区域的第二开口内；体引出区位于部分浅槽隔离区下方，并与沟道下方的体区以及体接触区接触。上述方案中，器件沟道下方的体区能够接触到部分浅槽隔离区下方的体引出区，由于体引出区与体接触区接触，有效的抑制了浮体效应。
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公开(公告)号：CN118983283A
公开(公告)日：2024-11-19
申请号：CN202411068069.8
申请日：2024-08-05
Applicant: 中国科学院微电子研究所
IPC: H01L23/367 , H01L21/48
Abstract: 本申请公开一种半导体器件及其制造方法，涉及半导体技术领域，以解决现有半导体器件的散热能力差的问题。半导体器件包括：半导体结构，半导体结构包括第一基底、以及设置在第一基底上的芯片；第一键合层，设置在第一基底背离芯片的一侧；第一键合层包括沿平行于第一基底表面方向交替分布的第一导热材料部和第一粘合材料部；第二基底，第二基底的热导率大于第一基底；第二基底具有键合面；以及第二键合层，设置在第二基底具有的键合面，第二基底和半导体结构分别通过第二键合层和第一键合层键合在一起。半导体器件的制造方法用于制造上述技术方案所提的半导体器件。本申请提供的半导体器件及其制造方法用于提高半导体器件经由第二基底的散热能力。
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公开(公告)号：CN118919532A
公开(公告)日：2024-11-08
申请号：CN202310512209.5
申请日：2023-05-08
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本申请提供了一种静电放电防护结构及静电放电防护电路，位于衬底一侧的中间半导体层；中间半导体层包括第一阱区和分别位于第一阱区两端的第一N型重掺杂区和第一P型重掺杂区，第一N型重掺杂区用于连接电源负极，第一P型重掺杂区用于连接电源正极；位于中间半导体层远离衬底一侧的第一埋氧层；位于第一埋氧层远离衬底一侧的顶层半导体层；顶层半导体层包括第二阱区和分别位于第二阱区两端的第二重掺杂区；第二重掺杂区分别用于连接电源负极和电源正极；位于顶层半导体层的第二阱区远离衬底一侧的半导体材料层。通过金属‑氧化物半导体场效应晶体管和二极管的并联，在相同芯片面积的情况下，可增加电流泄放能力，提升该器件结构静电放电鲁棒性。
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公开(公告)号：CN112054062A
公开(公告)日：2020-12-08
申请号：CN202010893868.4
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种SOI MOSFET器件及其制备方法，器件包括：位于埋氧层上的有源区和栅极；设置于有源区边缘，并沿栅极的宽度方向向两侧延伸的部分隔离区，部分隔离区与埋氧层之间间隔有部分有源区；设置于器件最外侧的浅槽隔离区；设置于浅槽隔离区和部分隔离区之间的体接触区，从体接触区底部至埋氧层设置有深注入区，深注入区连接体接触区和有源区。本发明提供的器件及方法，用以解决现有技术中的SOI器件边缘漏电的技术问题。实现了改善SOI器件边缘漏电的技术效果。
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