公开(公告)号：CN119892018A

公开(公告)日：2025-04-25

申请号：CN202411886186.5

申请日：2024-12-19

Applicant: 中国科学院微电子研究所

Inventor： 刘海南 ,  李泳欣 ,  闫珍珍 ,  李多力 ,  马全刚 ,  赵文欣 ,  李博

IPC: H03K3/356 ,  H03K3/01 ,  H03K19/003

Abstract: 本发明公开一种锁存器，涉及集成电路设计领域，以解决现有技术中锁存电路的多个存储节点受到粒子撞击后导致电路输出电平的错误率较高的问题。锁存器至少包括：输入模块、时钟控制模块、存储模块以及输出模块；将输入模块的第一端与锁存器的输入端连接，第二端与存储模块的输入端连接；将存储模块的输出端与输出模块的第一端连接；将输出模块的第二端与锁存器的输出端连接，将时钟控制模块的输入端与时钟信号输入端连接；时钟控制模块的输出端分别与输入模块及输出模块连接；锁存器用于当目标节点发生粒子碰撞时，利用存储模块生成目标节点对应电平的反信号；从而提升了多个存储节点同时受到粒子撞击后电路输出电平的正确率。

公开(公告)号：CN119886011A

公开(公告)日：2025-04-25

申请号：CN202411876254.X

申请日：2024-12-18

Applicant: 中国科学院微电子研究所

Inventor： 刘海南 ,  李泳欣 ,  闫珍珍 ,  李多力 ,  赵文欣 ,  马全刚 ,  李博

IPC: G06F30/367 ,  G06F119/02

Abstract: 本发明公开一种抗辐照电路加固可靠性的分析方法、装置、设备及介质，涉及集成电路分析领域，所述抗辐照电路加固可靠性的分析方法，包括：根据抗辐照电路的电路结构，确定所述抗辐照电路在不同状态下各个存储节点之间的控制关系；基于各个所述存储节点在所述不同状态下的控制关系，分析所述抗辐照电路加固可靠性。该方法能够结合所述抗辐照电路的电路结构，直接反映出抗辐照电路的拓扑结构，在抗辐照电路的加固可靠性有待提升的情况下，对抗辐照电路进行改进，同时，该方法无需对每一个存储节点的电位跳变情况分别进行讨论，再分析各个晶体管受到的影响，有利于提高抗辐照电路加固可靠性分析的分析效率。

公开(公告)号：CN115220514B

公开(公告)日：2024-08-20

申请号：CN202110410025.9

申请日：2021-04-16

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明公开了一种电压基准源、芯片及电子设备，电压基准源包括：第一PMOS管、第二PMOS管和第三PMOS管以及第一NMOS管、第二NMOS管和第三NMOS管；第一PMOS管以及第二PMOS管的源极与电源连接，第一PMOS管以及第二PMOS管的栅极外接偏压；第二PMOS管的漏极、第三NMOS管的漏级、第三NMOS管的栅极以及第二NMOS管的栅极连接；第一NMOS管的栅极、第二NMOS管的漏极以及第三PMOS管的漏极连接；第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极以及第三PMOS管的栅极接地；第一NMOS管的漏极、第一PMOS管的漏极以及第三PMOS管的源极与电压基准源的输出端连接。

公开(公告)号：CN112765926B

公开(公告)日：2024-07-09

申请号：CN202110095618.0

申请日：2021-01-25

Applicant: 中国科学院微电子研究所

Inventor： 郭燕萍 ,  闫珍珍 ,  许婷 ,  卜建辉 ,  刘海南 ,  赵发展 ,  罗家俊 ,  韩郑生

IPC: G06F30/392 ,  G06F115/10

Abstract: 本发明提供一种SRAM的版图布局方法及装置，方法包括：确定虚拟字线模块、虚拟位线模块、dummy模块在SRAM数据通路中的位置；基于SRAM的目标位数量及目标多路复用器数量确定对应的第一版图布局策略；基于目标字的数量及目标多路复用器数量确定对应的第二版图布局策略；基于第一版图布局策略及第二版图布局策略对SRAM的版图进行布局；如此，当SRAM的字、位以及mux的数目发生变化时，可以根据字的数量、位的数量及多路复用器的数量自动确定出对应的版图布局策略，无需利用人工对不同容量的SRAM存储器编译器进行单独定制，可高效率地实现存储编译器版图布局的自动化拼接和扩展，提高存储编译器的设计效率。

公开(公告)号：CN112685989B

公开(公告)日：2024-05-14

申请号：CN202110095615.7

申请日：2021-01-25

Applicant: 中国科学院微电子研究所

Inventor： 郭燕萍 ,  闫珍珍 ,  许婷 ,  卜建辉 ,  刘海南 ,  赵发展 ,  罗家俊 ,  韩郑生

IPC: G06F30/392 ,  G06F115/12

Abstract: 本发明公开了一种存储器数据通路版图的构建方法、装置及存储介质，所述存储器数据通路版图包括左侧数据通路版图和右侧数据通路版图，所述方法包括：基于存储器位的取值，确定左侧数据通路版图数据通路数量，以及右侧数据通路版图数据通路数量；基于数据通路数量的奇偶性，确定左侧数据通路版图和右侧数据通路版图中包含的第一目标通路组以及第二目标通路组的数量，以及左侧数据通路版图和右侧数据通路版图中末端数据通路的类型；基于第一目标通路组以及第二目标通路组的数量、末端数据通路，构建左侧数据通路版图以及右侧数据通路版图。

公开(公告)号：CN117476072A

公开(公告)日：2024-01-30

申请号：CN202311413844.4

申请日：2023-10-27

Applicant: 中国科学院微电子研究所

Inventor： 王林飞 ,  李倩 ,  张杰 ,  崔鹏宇 ,  廖翌如 ,  刘海南 ,  李博

IPC: G11C11/412 ,  G11C11/417

Abstract: 本发明公开一种SRAM存储单元，本发明涉及芯片设计技术领域，用于解决现有存储结构不能同时保证写能力和半选单元的稳定性的问题。包括：交叉耦合反相器、读通路以及存取晶体管；交叉耦合反相器包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；存取晶体管包括第三NMOS管、第四NMOS管、第五NMOS管以及第六NMOS管；第三NMOS管以及第五NMOS管用于消除行半选干扰，以使存储阵列支持位交织结构；读通路包括第六NMOS管与第八NMOS管组成的第一读通路、第四NMOS管与第七NMOS管组成的第二读通路；第三PMOS管以及第四PMOS管用于切断背靠背反相器的反馈；第五PMOS管用于为列半选单元浮空的存储节点提供上拉通路；提高写能力，同时保证半选单元的稳定性。

公开(公告)号：CN117241580A

公开(公告)日：2023-12-15

申请号：CN202311262817.1

申请日：2023-09-27

Applicant: 中国科学院微电子研究所

Inventor： 李多力 ,  王锦任 ,  王家佳 ,  赵晨阳 ,  刘海南 ,  李博

IPC: H10B20/25 ,  H01L23/525 ,  G11C5/06

Abstract: 本申请公开了一种一次性可编程存储器及其制备方法，该一次性可编程存储器包括：基底，基底包括第一基底区和第二基底区；位于第一基底区表面上的多晶硅层，在第一方向上，多晶硅层包括依次排布的阴极区、熔丝区和阳极区，阴极区为N型掺杂区，阳极区与熔丝区为P型掺杂区，第一方向为平行于基板的方向；位于多晶硅层背离基底一侧表面的电极层，电极层包括：位于阴极区的阴极，位于阳极区的阳极以及位于熔丝区的熔丝，阳极与阴极基于熔丝连接。在该存储器中，阴极与熔丝连接处形成PN结，使得该存储器在编程状态时，熔丝区的电阻较小；在读取状态时，熔丝区的电阻较大，从而使得存储器的电阻开关比较大，能够更为准确读取存储器的编程状态。

公开(公告)号：CN111554679B

公开(公告)日：2023-03-31

申请号：CN202010276290.8

申请日：2020-04-09

Applicant: 中国科学院微电子研究所

Inventor： 王大成 ,  蔡小五 ,  刘海南 ,  罗家俊

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/423 ,  H01L21/28

Abstract: 本发明公开了一种SOI FinFET器件及其制作方法，其中所述SOI FinFET器件包括：衬底，在衬底上具有掺杂形成成组的源区和漏区；每一组源区和漏区之间的上方为第一区域、第二区域、第三区域和第四区域中的任一区域；第一区域的衬底上方依次设置为高K介质层、第一掺杂层、第二掺杂层、TiN层以及填充层；第二区域的衬底上方依次设置为高K介质层、第一掺杂层、第二掺杂层、TiN层以及填充层；第三区域的衬底上方依次设置为高K介质层、第二掺杂层、TiN层以及所述填充层；第四区域的衬底上方依次设置为高K介质层、第二掺杂层以及填充层。本发明的SOI FinFET器件不存在厚的功函数层，P型器件栅极金属填充问题得到了很好的改善。

公开(公告)号：CN115220518A

公开(公告)日：2022-10-21

申请号：CN202110418693.6

申请日：2021-04-19

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  许婷 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明涉及基准电压技术领域，具体涉及一种基于NMOS温度补偿特性基准电压产生电路及设计方法和装置。该电路中，MP1的源极接工作电压VDD；MP1的漏极通过R1接MN1的漏极；MP1的漏极还依次通过R2和分压电路接地；MN1的栅极连接在R2和分压电路之间；其中，R1通过自身电压降以使MN1的漏极电压设定为其在零温度系数直流偏置状态下的漏极夹断点电压；MP1的偏置电流IBIAS为MN1在零温度系数直流偏置状态下MN1的漏极电流IDn_ZTC与MN1的栅源电压在分压电路产生的电流之和。本发明能够输出与温度无关的零温度系数直流偏置点栅源电压，这样基于该栅源电压就可以获得与温度无关的基准电压，从而提高了基准电压源的稳定性。

公开(公告)号：CN115081365A

公开(公告)日：2022-09-20

申请号：CN202210698106.8

申请日：2022-06-20

Applicant: 中国科学院微电子研究所

Inventor： 许婷 ,  闫珍珍 ,  卜建辉 ,  刘海南 ,  赵发展 ,  郭燕萍 ,  高立博 ,  王成成

IPC: G06F30/33 ,  G06F30/392

Abstract: 本发明实施例提供了一种电路分析方法、装置、设备及存储介质。通过删除蒙特卡洛仿真结果中当前次电路参数测量结果文件的表头信息，提取并保存电路参数的当前次测量结果。通过删除蒙特卡洛仿真结果中当前次工艺参数采样结果文件的表头信息，提取工艺参数的当前次采样结果变化量，并利用预设模型公式处理当前次采样结果变化量，得到工艺参数的当前次采样结果实际值。将当前次电路参数测量结果以及当前次工艺参数采样结果实际值合并后导入电子表格中，得到目标电路当前次蒙特卡洛仿真后的分析结果，便于电路设计人员较为高效地统计蒙特卡洛仿真结果，进而提高了在判定电路参数是否达标时的效率。