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公开(公告)号：CN118800298A
公开(公告)日：2024-10-18
申请号：CN202410776784.0
申请日：2024-06-17
Applicant: 中国科学院上海微系统与信息技术研究所 , 张江国家实验室
Abstract: 本发明涉及一种相变存储器自适位线钳位高速数据读出电路及方法，其中，读出电路包括：自适应预充电控制电路、预充电支路、钳位电路、参考单元、目标相变存储单元和比较电路。其中，自适应预充电控制电路用于根据读脉冲信号、钳位电路的第一输出信号和钳位电路的第二输出信号自适应控制预充电信号PRC的状态；所述预充电支路根据所述预充电信号PRC对目标位线BL和参考位线BLB进行预充电；比较电路与所述钳位电路相连，用于将所述目标位线BL和参考位线BLB的电压进行比较，并输出读电压信号。本发明能够改善现有相变存储器数据读出电路的数据读取速度。
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公开(公告)号：CN119947123A
公开(公告)日：2025-05-06
申请号：CN202411964014.5
申请日：2024-12-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种限制型存储单元的制备方法，通过对用现有工艺制程制备的传统T型结构存储单元进行刻蚀‑填充介质层‑刻蚀‑填充介质层‑填充顶电极得到，刻蚀方法包括相邻刻蚀或同向刻蚀。本发明的制备方法可制备出单元面积更小、成本和功耗更低的存储单元。
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公开(公告)号：CN115564033A
公开(公告)日：2023-01-03
申请号：CN202211144355.9
申请日：2022-09-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于阻变存储器的卷积计算电路及计算方法，其中，计算电路包括：存算阵列、数模转换器、模数转换器、字/位线译码器和控制器；存算阵列在位线方向上与数模转换器连接，在字线方向上与模数转换器连接；数模转换器的输入为卷积输入数字信号，输出连接到存算阵列；模数转换器的输入连接到存算阵列，输出为卷积输出数字信号；字/位线译码器的输出连接到存算阵列，用于选择部分或全部所述存算阵列；控制器的输出分别连接到存算阵列、数模转换器和模数转换器，用于产生实现卷积计算的控制信号。本发明能够使卷积计算的效率得到大幅提升。
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公开(公告)号：CN110794673B
公开(公告)日：2021-06-22
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN110619907B
公开(公告)日：2021-06-04
申请号：CN201910806010.7
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。
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Patent Agency Ranking
公开(公告)号：CN109903801B
公开(公告)日：2021-04-02
申请号：CN201910208832.5
申请日：2019-03-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C16/26
Abstract: 本发明提供一种相变存储器的数据读出电路及方法，包括：参考读电压产生电路、读电压预充电电路、目标相变存储单元、未选中相变存储单元、电压比较器电路；其中，所述参考读电压产生电路与所述电压比较器电路连接，所述读电压预充电电路与所述目标相变存储单元所在位线和所述未选中相变存储单元所在位线连接，所述目标相变存储单元与所述电压比较器电路连接，所述未选中相变存储单元与所述电压比较器电路连接，所述电压比较器电路与所述读电压预充电电路连接。本发明的相变存储器的数据读出电路及方法读出速度快、功耗低且误读率低。
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公开(公告)号：CN110794673A
公开(公告)日：2020-02-14
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN113948136B
公开(公告)日：2025-05-09
申请号：CN202111191017.6
申请日：2021-10-13
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新氦类脑智能科技有限公司
IPC: G11C11/56
Abstract: 本发明涉及一种差分相变存储单元结构、相变存储器及驱动方法。其中，差分相变存储单元结构的第一选通器件的栅端、第二选通器件的栅端和第三选通器件的栅端连接在一起作为差分相变存储单元结构的字线，第一选通器件的源端和第二选通器件的源端均接地，第三选通器件的漏极或源极、第一选通器件的漏极、以及第一相变电阻的第一端连接在一起，第三选通器件的源极或漏极、第二选通器件的漏极以及第二相变电阻的第一端连接在一起；第一相变电阻的第二端连接第一位线，第二相变电阻的第二端连接第二位线。本发明可以在无需外加参考电阻的条件下以较小的阵列面积实现高速驱动的存储器性能。
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公开(公告)号：CN113162607B
公开(公告)日：2024-03-12
申请号：CN202110355256.4
申请日：2021-04-01
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新氦类脑智能科技有限公司
Abstract: 本发明涉及一种实现sigmoid激活函数的电路，包括：二极管电路，包括第一二极管、第二二极管和第三二极管；所述二极管电路配置成所述第一二极管与所述第二二极管电流之和为所述第三二极管电流的形式；电流传输电路，用于为所述二极管电路的输入端提供电流；输入电流‑电压转换电路，用于将所述二极管电路的输入端的电流转换为输入电压，将所述二极管电路的输出端的电流转换为输出电压；电压除法电路，用于输出所述输入电压和输出电压的比值。本发明能够用硬件电路实现神经网络中的sigmoid激活函数。
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公开(公告)号：CN115631776A
公开(公告)日：2023-01-20
申请号：CN202211143725.7
申请日：2022-09-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/4097 , G11C11/4094 , G11C11/405
Abstract: 本发明涉及一种相变存储器单元结构、相变存储器阵列及驱动方法，其中，相变存储器单元结构包括第一相变器件、第二相变器件、第一选通器件、第二选通器件和第三选通器件；第一相变器件的第一端连接第一位线，第二相变器件的第一端连接第二位线；第一相变器件的第二端、第一选通器件的漏极和第三选通器件的漏极连接在一起；第二相变器件的第二端、第二选通器件的漏极和第三选通器件的源极连接在一起；第一选通器件的栅极和第二选通器件的栅极连接在一起作为相变存储器单元的字线，第三选通器件的栅极连接选通线，第一选通器件的源极和第二选通器件的源极均接地。本发明能够降低相变存储器芯片的成本。
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