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公开(公告)号：CN117130978A
公开(公告)日：2023-11-28
申请号：CN202311322983.6
申请日：2023-10-12
Applicant: 东南大学
Abstract: 本发明公开了一种基于稀疏跟踪ADC的电荷域存内计算电路及其计算方法，属于集成电路技术领域，包括多列存算单元阵列，每列上由多个存算子单元重复排列构成，在列上重复排列的存算单元共用一个稀疏跟踪ADC。外部输入的特征数据经稀疏配置的局部字线驱动单元处理后，输入到局部跳选计算单元中进行乘操作并将电压积累到电容中，多个列向的局部跳选计算单元中的电容并联通过电荷分享实现累加，再通过稀疏跟踪ADC量化获得输出结果，外部移位加法单元对于4个ADC的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算速度快，准确度高，突破了存内计算处理稀疏性网络数据运算的瓶颈，提升了能效。
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公开(公告)号：CN119148973A
公开(公告)日：2024-12-17
申请号：CN202411179808.0
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F7/501
Abstract: 本发明公开了一种基于或非门的4‑2压缩器近似加法器树电路，属于集成电路设计领域，该电路由多个4‑2压缩器在列上重复排列构成，每个4‑2压缩器由一个28管静态互补全加器和一个或非门级联而成，全局位线GBL上的输入数据与局部位线LBL上的权重数据在数字乘法单元中进行乘操作，将每四个数字计算单元的计算结果送入4‑2压缩器中，经多个4‑2压缩器并行运算后送入一个通道加法器树进行累加后得到最终数字计算单元的运算结果。本发明利用近似逻辑简化计算并减少了内部带宽，以较小的精度成本避免了大量功耗与面积资源的浪费,突破了数字域存内计算电路中大规模加法器树的限制。
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公开(公告)号：CN119003449A
公开(公告)日：2024-11-22
申请号：CN202411179810.8
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F15/78 , H03M1/00 , H03M1/46 , G06F1/3234
Abstract: 本发明公开了一种执行多周期累积的模拟存储量化器电路，属于集成电路领域。该电路由模拟暂存量化电路、低功耗计数器、逐次逼近寄存器型模拟数字转换器(SAR ADC)三部分构成。模拟输入值在第一个阶段中由模拟暂存量化电路进行转换，实现输出比例为1：32的粗粒度量化，计数器用于这一量化结果的存储。在完成本阶段所有周期的转换后进入下一阶段，由SAR ADC读出相应结果，实现剩余电荷值的细粒度量化。计数器的粗略结果和SAR ADC的精细结果相加得到全精度的数字输出结果。本发明的电路降低了模拟域存内计算中ADC的激活频率，既减少了由于ADC引入的转换误差累积对计算精度的限制，提升了模拟域的计算精度，又显著的降低功耗，提升能效。
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公开(公告)号：CN116088792A
公开(公告)日：2023-05-09
申请号：CN202211613285.7
申请日：2022-12-15
Applicant: 东南大学
IPC: G06F7/523 , G06F7/50 , G11C11/418 , G11C11/419 , G11C7/12 , G11C7/18 , G11C8/14 , G11C8/08 , G11C11/413
Abstract: 本发明是一种基于波兹编码方案的数字域存内计算电路及方法，该电路由多个存算单元在列上重复排列构成，每个存算单元包括4个SRAM存储单元阵列、4个波兹乘法单元阵列、4个多通道加法树单元、1个外部移位加法单元，在列上重复排列的多个存算单元共用1个波兹编码输入单元。SRAM存储单元阵列用于存储计算时需要的权重数据。波兹编码输入单元对外部输入进行波兹编码，波兹乘法单元进行乘操作，多通道加法树单元对多个波兹乘法结果累加，外部移位加法单元对于4个加法树的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算的速度和准确度高；突破了数字域存内计算周期多的瓶颈，提升吞吐率，实现全精度计算。
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Patent Agency Ranking
公开(公告)号：CN118571300A
公开(公告)日：2024-08-30
申请号：CN202410688501.7
申请日：2024-05-30
Applicant: 东南大学
Abstract: 本发明公开了一种基于SRAM存内计算宏单元的通用顶层测试电路系统及方法，属于集成电路领域，通过顶层测试电路系统进行调度，将测试数据/指令存储于宏单元输入数据/指令存储单元中，通过读出宏单元输入数据/指令存储单元指令将对应的测试数据/指令读出并送入待测的存内计算宏单元中进行控制，计算出相应的测试结果，通过输出数据选择单元对测试结果的部分结果进行选择输出，并基于测试结果及预设结果进行比对，判断待测宏单元的功能是否正确。本发明指令集与各个硬件模块之间的操作相互解耦，通用性高，通过硬件架构与指令集的协同优化，降低了顶层测试电路系统的设计时间、测试成本与人工参与，提升了基于SRAM存内计算宏单元的测试效率。
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公开(公告)号：CN119716476A
公开(公告)日：2025-03-28
申请号：CN202411866357.8
申请日：2024-12-18
Applicant: 东南大学
IPC: G01R31/28
Abstract: 本发明公开了一种面向存内计算宏单元芯片的测试系统及方法，属于芯片测试技术领域。测试系统包括上位机、FPGA、FMC通信转接板、待测存内计算宏单元芯片核心板以及电源板；上位机通过JTAG与FPGA进行连接调试与数据通信，FPGA通过FMC通信转接板与载有待测存内计算宏单元芯片核心板进行调试连接与数据通信，最终将测试结果通过FPGA的UART反向传送回上位机进行数据比对，判断芯片功能是否符合预期，整个系统由载有电源管理电路的电源板进行供电。由此，本发明实现了对存内计算宏单元芯片的测试，且整体系统具有结构简单、自动化程度高以及测试成本低等优势，进而能够有效提升测试效率，降低人工测试成本，满足了不同类型存内计算宏单元芯片的验证测试需求。
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公开(公告)号：CN119149483A
公开(公告)日：2024-12-17
申请号：CN202411179814.6
申请日：2024-08-27
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本发明公开了一种闪电型数字/模拟混合域的存内计算电路，属于集成电路设计领域，外部输入数据经过输入缓冲器后与权重数据在存算阵列中完成数字域或模拟域的乘法与部分和累加操作，数字计算输出结果通过多周期加法器树完成最终累加，模拟计算输出结果通过模拟量化电路完成最终量化。该电路支持小卷积层权重固定累积和大卷积层多周期累积两种不同的计算模式，可以实现128至2048累积长度的INT 8MAC操作，受工艺、电压、温度影响小，计算速度快，准确度高，突破了存内计算对于视觉Transformer和大型CNN模型难以在各种累积长度下保持较高能效和推理精度的限制。
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公开(公告)号：CN119150943A
公开(公告)日：2024-12-17
申请号：CN202411179813.1
申请日：2024-08-27
Applicant: 东南大学
Abstract: 本发明公开了一种双正则化网络训练方法，属于网络正则化领域，该方法采用基于权重绝对值的L1归一化和基于权重平方的L2归一化，L1归一化促使权重快速收敛至0，而L2归一化则实现较慢的收敛，该方法将所有权重被分为第一权重组和第二权重组组，第一权重组包含卷积核权重位宽限制范围外的权重，第二权重组包含已满足标准的权重。在双正则化网络训练过程中，第一权重组中的权重进行L1归一化并快速收敛至满足0到3范围内的标准，并转移到第二权重组并进行L2归一化。本发明可以消除超过99.994％的误差点，并产生接近全精度的结果，解决了存内计算电路中权重位宽限制的影响，具有显著的应用价值。
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公开(公告)号：CN115482856A
公开(公告)日：2022-12-16
申请号：CN202211221709.5
申请日：2022-10-08
Applicant: 东南大学
IPC: G11C11/417 , G11C7/20 , G06F7/544 , H03K7/08
Abstract: 本发明公开了一种基于脉冲边沿计数方案的spike域存内计算电路及方法，该电路由多个存算单元在行上重复排列构成，每个存算单元包括SRAM存储单元阵列、局部延时单元，脉冲发生单元。SRAM存储单元阵列用于存储计算时需要的权重数据。外部输入数据与权重数据在脉冲发生单元中进行乘操作，每级脉冲发生电路进行乘操作后都与上一级脉冲发生电路的输出进行异或操作，从而产生新的输出。局部延时单元通过延时链控制脉冲产生的时间，保证多个脉冲发生电路产生的脉冲边沿的时序正确性。本发明实施例受工艺、电压、温度影响小，计算的准确度高；突破了模拟域存内计算中工作电压对计算精度的限制，容易实现高精度计算。
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