公开(公告)号：CN115482856A

公开(公告)日：2022-12-16

申请号：CN202211221709.5

申请日：2022-10-08

Applicant: 东南大学

Inventor： 司鑫 ,  蒲星宇 ,  张伊然 ,  郭安 ,  何圣楠 ,  张兆阳

IPC: G11C11/417 ,  G11C7/20 ,  G06F7/544 ,  H03K7/08

Abstract: 本发明公开了一种基于脉冲边沿计数方案的spike域存内计算电路及方法，该电路由多个存算单元在行上重复排列构成，每个存算单元包括SRAM存储单元阵列、局部延时单元，脉冲发生单元。SRAM存储单元阵列用于存储计算时需要的权重数据。外部输入数据与权重数据在脉冲发生单元中进行乘操作，每级脉冲发生电路进行乘操作后都与上一级脉冲发生电路的输出进行异或操作，从而产生新的输出。局部延时单元通过延时链控制脉冲产生的时间，保证多个脉冲发生电路产生的脉冲边沿的时序正确性。本发明实施例受工艺、电压、温度影响小，计算的准确度高；突破了模拟域存内计算中工作电压对计算精度的限制，容易实现高精度计算。

公开(公告)号：CN116088792A

公开(公告)日：2023-05-09

申请号：CN202211613285.7

申请日：2022-12-15

Applicant: 东南大学

Inventor： 司鑫 ,  张兆阳 ,  刘斐然 ,  高寅海 ,  郭安 ,  王博 ,  蒲星宇 ,  何圣楠

IPC: G06F7/523 ,  G06F7/50 ,  G11C11/418 ,  G11C11/419 ,  G11C7/12 ,  G11C7/18 ,  G11C8/14 ,  G11C8/08 ,  G11C11/413

Abstract: 本发明是一种基于波兹编码方案的数字域存内计算电路及方法，该电路由多个存算单元在列上重复排列构成，每个存算单元包括4个SRAM存储单元阵列、4个波兹乘法单元阵列、4个多通道加法树单元、1个外部移位加法单元，在列上重复排列的多个存算单元共用1个波兹编码输入单元。SRAM存储单元阵列用于存储计算时需要的权重数据。波兹编码输入单元对外部输入进行波兹编码，波兹乘法单元进行乘操作，多通道加法树单元对多个波兹乘法结果累加，外部移位加法单元对于4个加法树的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算的速度和准确度高；突破了数字域存内计算周期多的瓶颈，提升吞吐率，实现全精度计算。