公开(公告)号：CN117130978A

公开(公告)日：2023-11-28

申请号：CN202311322983.6

申请日：2023-10-12

Applicant: 东南大学

Inventor： 司鑫 ,  刘斐然 ,  刘智超 ,  高寅海 ,  马雨辰 ,  张雨彤 ,  张兆阳

IPC: G06F15/78 ,  G11C11/41

Abstract: 本发明公开了一种基于稀疏跟踪ADC的电荷域存内计算电路及其计算方法，属于集成电路技术领域，包括多列存算单元阵列，每列上由多个存算子单元重复排列构成，在列上重复排列的存算单元共用一个稀疏跟踪ADC。外部输入的特征数据经稀疏配置的局部字线驱动单元处理后，输入到局部跳选计算单元中进行乘操作并将电压积累到电容中，多个列向的局部跳选计算单元中的电容并联通过电荷分享实现累加，再通过稀疏跟踪ADC量化获得输出结果，外部移位加法单元对于4个ADC的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算速度快，准确度高，突破了存内计算处理稀疏性网络数据运算的瓶颈，提升了能效。

公开(公告)号：CN116088792A

公开(公告)日：2023-05-09

申请号：CN202211613285.7

申请日：2022-12-15

Applicant: 东南大学

Inventor： 司鑫 ,  张兆阳 ,  刘斐然 ,  高寅海 ,  郭安 ,  王博 ,  蒲星宇 ,  何圣楠

IPC: G06F7/523 ,  G06F7/50 ,  G11C11/418 ,  G11C11/419 ,  G11C7/12 ,  G11C7/18 ,  G11C8/14 ,  G11C8/08 ,  G11C11/413

Abstract: 本发明是一种基于波兹编码方案的数字域存内计算电路及方法，该电路由多个存算单元在列上重复排列构成，每个存算单元包括4个SRAM存储单元阵列、4个波兹乘法单元阵列、4个多通道加法树单元、1个外部移位加法单元，在列上重复排列的多个存算单元共用1个波兹编码输入单元。SRAM存储单元阵列用于存储计算时需要的权重数据。波兹编码输入单元对外部输入进行波兹编码，波兹乘法单元进行乘操作，多通道加法树单元对多个波兹乘法结果累加，外部移位加法单元对于4个加法树的输出进行移位相加，组合输出多位计算结果。本发明受工艺、电压、温度影响小，计算的速度和准确度高；突破了数字域存内计算周期多的瓶颈，提升吞吐率，实现全精度计算。