公开(公告)号：CN118571300A

公开(公告)日：2024-08-30

申请号：CN202410688501.7

申请日：2024-05-30

Applicant: 东南大学

Inventor： 司鑫 ,  石宇辉 ,  汤羽晨 ,  董方圆 ,  陈金伍 ,  张兆阳

IPC: G11C29/56 ,  G11C11/41

Abstract: 本发明公开了一种基于SRAM存内计算宏单元的通用顶层测试电路系统及方法，属于集成电路领域，通过顶层测试电路系统进行调度，将测试数据/指令存储于宏单元输入数据/指令存储单元中，通过读出宏单元输入数据/指令存储单元指令将对应的测试数据/指令读出并送入待测的存内计算宏单元中进行控制，计算出相应的测试结果，通过输出数据选择单元对测试结果的部分结果进行选择输出，并基于测试结果及预设结果进行比对，判断待测宏单元的功能是否正确。本发明指令集与各个硬件模块之间的操作相互解耦，通用性高，通过硬件架构与指令集的协同优化，降低了顶层测试电路系统的设计时间、测试成本与人工参与，提升了基于SRAM存内计算宏单元的测试效率。

公开(公告)号：CN119716476A

公开(公告)日：2025-03-28

申请号：CN202411866357.8

申请日：2024-12-18

Applicant: 东南大学

Inventor： 司鑫 ,  石宇辉 ,  汤羽晨 ,  陈金伍 ,  张兆阳

IPC: G01R31/28

Abstract: 本发明公开了一种面向存内计算宏单元芯片的测试系统及方法，属于芯片测试技术领域。测试系统包括上位机、FPGA、FMC通信转接板、待测存内计算宏单元芯片核心板以及电源板；上位机通过JTAG与FPGA进行连接调试与数据通信，FPGA通过FMC通信转接板与载有待测存内计算宏单元芯片核心板进行调试连接与数据通信，最终将测试结果通过FPGA的UART反向传送回上位机进行数据比对，判断芯片功能是否符合预期，整个系统由载有电源管理电路的电源板进行供电。由此，本发明实现了对存内计算宏单元芯片的测试，且整体系统具有结构简单、自动化程度高以及测试成本低等优势，进而能够有效提升测试效率，降低人工测试成本，满足了不同类型存内计算宏单元芯片的验证测试需求。