公开(公告)号：CN101295686A

公开(公告)日：2008-10-29

申请号：CN200810092336.X

申请日：2008-04-22

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 冈田和央 ,  篠木裕之 ,  关嘉则 ,  山田紘士

IPC: H01L23/48 ,  H01L21/60 ,  H01L21/78

CPC classification number: H01L24/97 ,  H01L24/05 ,  H01L24/13 ,  H01L24/29 ,  H01L24/32 ,  H01L27/14618 ,  H01L27/14683 ,  H01L29/0657 ,  H01L2224/0401 ,  H01L2224/97 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/12043 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置及其制造方法，通过提高支承体和粘接层间的耐湿性，从而提高半导体装置的可靠性。本发明的半导体装置具有：在半导体元件上形成的第一绝缘膜(2)、在所述第一绝缘膜(2)上形成的第一配线(3)、在所述半导体元件上经由粘接层(7)粘接的支承体(8)、覆盖从所述半导体元件的背面到侧面的部分及所述粘接层(7)侧面的第三绝缘膜(11)、与所述第一配线(3)连接且经由所述第三绝缘膜(11)在所述半导体元件的背面延伸的第二配线(12)、在所述第二配线(12)上形成的保护膜(13)。

公开(公告)号：CN100456428C

公开(公告)日：2009-01-28

申请号：CN200510106862.3

申请日：2005-09-26

Applicant: 三洋电机株式会社

Inventor： 野间崇 ,  冈田和央 ,  山田紘士 ,  饭田正则

IPC: H01L21/28

CPC classification number: H01L24/12 ,  H01L21/76898 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/13099 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/00014

Abstract: 一种半导体装置的制造方法，在芯片尺寸封装型半导体装置的制造方法中，提高其可靠性。在半导体衬底(10)的表面介由第一绝缘膜(11)形成支承体(14)。然后，将半导体衬底(10)的一部分从该背面选择性地进行蚀刻而形成开口部(10w)后，在该背面形成第二绝缘膜(17)。然后，选择性地蚀刻开口部(10w)的底部的第一绝缘膜(11)及第二绝缘膜(16)，露出该开口部(10w)的底部的焊盘电极(12)。然后，在从半导体衬底(10)的背面到位于开口部(10w)的侧壁和底部的边界的第二绝缘膜上，选择性地形成有第三抗蚀层(18)。之后，按照规定的图案，选择性地形成与开口部(10w)的底部的焊盘电极(12)电连接，并在半导体衬底(10)的背面上延伸的配线层(19)。

公开(公告)号：CN101290934B

公开(公告)日：2010-06-02

申请号：CN200810092627.9

申请日：2008-04-16

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 堀越胜 ,  内山久嘉 ,  野间崇 ,  关嘉则 ,  山田紘士 ,  石部真三 ,  篠木裕之

IPC: H01L27/06 ,  H01L23/485 ,  H01L23/552

CPC classification number: H01L23/642 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5223 ,  H01L24/11 ,  H01L24/12 ,  H01L24/25 ,  H01L24/29 ,  H01L24/32 ,  H01L27/14618 ,  H01L27/14683 ,  H01L2224/02313 ,  H01L2224/0401 ,  H01L2224/0558 ,  H01L2224/05644 ,  H01L2224/1132 ,  H01L2224/131 ,  H01L2224/18 ,  H01L2924/00013 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3511 ,  H01L2924/3512 ,  H01L2224/13099 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种半导体装置，其在同一半导体装置内具备电容元件，以实现装置整体的小型化，且与现有的半导体装置相比具备大静电电容的电容元件。该半导体装置在半导体基板(2)的表面上形成有半导体集成电路(1)及焊盘电极(4)。在半导体基板(2)的侧面及背面上形成第二绝缘膜(10)，在半导体基板(2)的背面与第二绝缘膜(10)之间形成有与半导体基板(2)的背面接触的电容电极(9)。第二绝缘膜(10)由与焊盘电极(4)电连接的配线层(11)覆盖，配线层(11)和电容电极(9)这两者经由第二绝缘膜(10)重叠。因此，由电容电极(9)、第二绝缘膜(10)及配线层(11)形成电容(16)。

公开(公告)号：CN1753153A

公开(公告)日：2006-03-29

申请号：CN200510106862.3

申请日：2005-09-26

Applicant: 三洋电机株式会社

Inventor： 野间崇 ,  冈田和央 ,  山田紘士 ,  饭田正则

IPC: H01L21/28

CPC classification number: H01L24/12 ,  H01L21/76898 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/0231 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/13099 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/00014

Abstract: 一种半导体装置的制造方法，在芯片尺寸封装型半导体装置的制造方法中，提高其可靠性。在半导体衬底(10)的表面介由第一绝缘膜(11)形成支承体(14)。然后，将半导体衬底(10)的一部分从该背面选择性地进行蚀刻而形成开口部(10w)后，在该背面形成第二绝缘膜(17)。然后，选择性地蚀刻开口部(10w)的底部的第一绝缘膜(11)及第二绝缘膜(16)，露出该开口部(10w)的底部的焊盘电极(12)。然后，在从半导体衬底(10)的背面到位于开口部(10w)的侧壁和底部的边界的第二绝缘膜上，选择性地形成有第三抗蚀层(18)。之后，按照规定的图案，选择性地形成与开口部(10w)的底部的焊盘电极(12)电连接，并在半导体衬底(10)的背面上延伸的配线层(19)。

公开(公告)号：CN101290934A

公开(公告)日：2008-10-22

申请号：CN200810092627.9

申请日：2008-04-16

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 堀越胜 ,  内山久嘉 ,  野间崇 ,  关嘉则 ,  山田紘士 ,  石部真三 ,  篠木裕之

IPC: H01L27/06 ,  H01L23/485 ,  H01L23/552

CPC classification number: H01L23/642 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5223 ,  H01L24/11 ,  H01L24/12 ,  H01L24/25 ,  H01L24/29 ,  H01L24/32 ,  H01L27/14618 ,  H01L27/14683 ,  H01L2224/02313 ,  H01L2224/0401 ,  H01L2224/0558 ,  H01L2224/05644 ,  H01L2224/1132 ,  H01L2224/131 ,  H01L2224/18 ,  H01L2924/00013 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3511 ,  H01L2924/3512 ,  H01L2224/13099 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种半导体装置，其在同一半导体装置内具备电容元件，以实现装置整体的小型化，且与现有的半导体装置相比具备大静电电容的电容元件。该半导体装置在半导体基板(2)的表面上形成有半导体集成电路(1)及焊盘电极(4)。在半导体基板(2)的侧面及背面上形成第二绝缘膜(10)，在半导体基板(2)的背面与第二绝缘膜(10)之间形成有与半导体基板(2)的背面接触的电容电极(9)。第二绝缘膜(10)由与焊盘电极(4)电连接的配线层(11)覆盖，配线层(11)和电容电极(9)这两者经由第二绝缘膜(10)重叠。因此，由电容电极(9)、第二绝缘膜(10)及配线层(11)形成电容(16)。

公开(公告)号：CN100392817C

公开(公告)日：2008-06-04

申请号：CN200510088136.3

申请日：2005-07-29

Applicant: 三洋电机株式会社

Inventor： 山田紘士 ,  山口惠一

IPC: H01L21/28 ,  H01L21/60 ,  H01L21/768

CPC classification number: H01L24/10 ,  H01L21/78 ,  H01L23/3114 ,  H01L24/13 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05023 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01011 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01072 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 一种半导体装置的制造方法，谋求配线层这种被构图层的分离工序中的可靠性的提高。在含有开口部(10w)的半导体衬底(10)的背面上形成配线层(18)。在配线层(18)上，形成将沿开口部(10w)底部的划线DL的规定区域(10a)开口的第三抗蚀剂层(19)(正型抗蚀剂层)，以此为掩模，蚀刻配线层(18)。然后，除去第三抗蚀剂层(19)后，在配线层(18)上形成第四抗蚀剂层(20)(负型抗蚀剂层)，对应规定的图案残留该配线层，以此为掩模，蚀刻配线层(18)。这样，对配线层(18)进行构图，以具有规定的图案，且在沿开口部(10w)底部的划线DL的规定区域(10a)中可靠分离。

公开(公告)号：CN101295686B

公开(公告)日：2010-06-23

申请号：CN200810092336.X

申请日：2008-04-22

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 冈田和央 ,  篠木裕之 ,  关嘉则 ,  山田紘士

IPC: H01L23/48 ,  H01L21/60 ,  H01L21/78

CPC classification number: H01L24/97 ,  H01L24/05 ,  H01L24/13 ,  H01L24/29 ,  H01L24/32 ,  H01L27/14618 ,  H01L27/14683 ,  H01L29/0657 ,  H01L2224/0401 ,  H01L2224/97 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/12043 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置及其制造方法，通过提高支承体和粘接层间的耐湿性，从而提高半导体装置的可靠性。本发明的半导体装置具有：在半导体元件上形成的第一绝缘膜(2)、在所述第一绝缘膜(2)上形成的第一配线(3)、在所述半导体元件上经由粘接层(7)粘接的支承体(8)、覆盖从所述半导体元件的背面到侧面的部分及所述粘接层(7)侧面的第三绝缘膜(11)、与所述第一配线(3)连接且经由所述第三绝缘膜(11)在所述半导体元件的背面延伸的第二配线(12)、在所述第二配线(12)上形成的保护膜(13)。

公开(公告)号：CN1728341A

公开(公告)日：2006-02-01

申请号：CN200510088136.3

申请日：2005-07-29

Applicant: 三洋电机株式会社

Inventor： 山田紘士 ,  山口惠一

IPC: H01L21/28 ,  H01L21/60 ,  H01L21/768

CPC classification number: H01L24/10 ,  H01L21/78 ,  H01L23/3114 ,  H01L24/13 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05023 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01011 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01072 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 一种半导体装置的制造方法，谋求配线层这种被构图层的分离工序中的可靠性的提高。在含有开口部(10w)的半导体衬底(10)的背面上形成配线层(18)。在配线层(18)上，形成将沿开口部(10w)底部的划线DL的规定区域(10a)开口的第三抗蚀剂层(19)(正型抗蚀剂层)，以此为掩模，蚀刻配线层(18)。然后，除去第三抗蚀剂层(19)后，在配线层(18)上形成第四抗蚀剂层(20)(负型抗蚀剂层)，对应规定的图案残留该配线层，以此为掩模，蚀刻配线层(18)。这样，对配线层(18)进行构图，以具有规定的图案，且在沿开口部(10w)底部的划线DL的规定区域(10a)中可靠分离。