公开(公告)号：CN119136538A

公开(公告)日：2024-12-13

申请号：CN202410751225.4

申请日：2024-06-12

Applicant: 三星电子株式会社

Inventor： 金孝敬 ,  曹基源 ,  沈东敏 ,  尹硕元 ,  郑天炯

IPC: H10B12/00

Abstract: 提供了一种半导体器件。该半导体器件包括衬底和多个栅极结构，衬底包括限定多个有源区的元件隔离层，多个栅极结构与有源区交叉。栅极结构中的每个包括在有源区上的栅极绝缘层和在栅极绝缘层上的栅电极层，栅极绝缘层包括包含第一材料的第一区域和包含不同于第一材料的第二材料的第二区域。第一区域中的第二材料的浓度小于第二区域中的第二材料的浓度，并且第一区域的厚度小于第二区域的厚度。

公开(公告)号：CN109524399B

公开(公告)日：2024-03-05

申请号：CN201811082775.2

申请日：2018-09-17

Applicant: 三星电子株式会社

Inventor： 任桐贤 ,  金旲炫 ,  朴训 ,  徐在洪 ,  郑天炯 ,  崔在中

IPC: H10B12/00

Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法包括：蚀刻基板以形成与基板的有源区交叉的沟槽；在沟槽的底表面和侧表面上形成栅极绝缘层；在栅极绝缘层上形成第一栅电极，该第一栅电极填充沟槽的下部；氧化第一栅电极的顶表面以形成初始阻挡层；氮化初始阻挡层以形成阻挡层；以及在阻挡层上形成第二栅电极，该第二栅电极填充沟槽的上部。

公开(公告)号：CN116033745A

公开(公告)日：2023-04-28

申请号：CN202211301369.7

申请日：2022-10-24

Applicant: 三星电子株式会社

Inventor： 赵成根 ,  朴禧影 ,  朴晋亨 ,  李根泽 ,  张正赫 ,  郑天炯

IPC: H10B12/00

Abstract: 提供了一种能够提高器件的性能和/或可靠性的半导体存储器件。该半导体存储器件包括：衬底，具有单元区和沿着单元区的外围限定的外围区，其中单元区包括由单元元件分离膜限定的有源区；单元区分离膜，在衬底中并限定单元区；以及多个存储接触，连接到有源区并沿第一方向布置。多个存储接触包括第一存储接触、第二存储接触和第三存储接触，其中第二存储接触在第一存储接触和第三存储接触之间，第一存储接触和第三存储接触中的每个包含或围绕或限定气隙，第二存储接触没有气隙。

公开(公告)号：CN110310952B

公开(公告)日：2023-10-17

申请号：CN201910187706.6

申请日：2019-03-13

Applicant: 三星电子株式会社

Inventor： 尹成美 ,  郑天炯

IPC: H10B12/00

Abstract: 提供了一种半导体器件和制造其的方法，该制造半导体器件的方法包括：图案化衬底以形成多个有源图案，所述有源图案包括其间具有第一沟槽的两个相邻的有源图案；在所述多个有源图案上形成半导体层以覆盖所述多个有源图案；在半导体层上形成器件隔离层，以覆盖半导体层用于氧化并且填充第一沟槽；图案化器件隔离层和所述多个有源图案，使得与第一沟槽交叉的第二沟槽被形成，并且所述两个有源图案在第二沟槽中从器件隔离层突出；以及在第二沟槽中形成栅电极。这里，覆盖所述两个有源图案的每个的顶表面的半导体层的第一厚度大于覆盖第一沟槽的底部的半导体层的第二厚度。

公开(公告)号：CN107104075A

公开(公告)日：2017-08-29

申请号：CN201710099074.9

申请日：2017-02-23

Applicant: 三星电子株式会社

Inventor： 李盛三 ,  金俊秀 ,  安孝信 ,  山田悟 ,  全柱炫 ,  郑文泳 ,  郑天炯 ,  赵珉熙 ,  蔡教锡 ,  崔恩爱

IPC: H01L21/762 ,  H01L29/772

CPC classification number: H01L29/7827 ,  H01L28/00 ,  H01L29/045 ,  H01L29/4236 ,  H01L21/76224 ,  H01L23/13 ,  H01L29/772

Abstract: 一种半导体器件包括：包含沟槽的半导体基板，该半导体基板具有晶体结构；以及覆盖沟槽的内侧壁的绝缘层，其中沟槽的内侧壁具有在晶体结构的{320}晶面族中包含的至少一个面或者关于{320}晶面族具有2度以内的角度的至少一个面。

公开(公告)号：CN119947086A

公开(公告)日：2025-05-06

申请号：CN202411458532.X

申请日：2024-10-18

Applicant: 三星电子株式会社

Inventor： 宋秀娟 ,  具滋玟 ,  金范书 ,  金宗赫 ,  文大荣 ,  徐昌佑 ,  柳原锡 ,  郑天炯

IPC: H10B12/00

Abstract: 提供了包括位线的半导体装置。所述半导体装置包括：基底，包括第一有源区域；位线，在基底上，跨过第一有源区域；位线接触件，在位线与第一有源区域之间，并且在位线接触孔中，位线接触孔延伸到基底中；位线接触间隔件，在位线接触孔内的位线接触件的侧壁上；位线间隔件，在位线的侧壁上；抗氧化层，在位线的侧壁与位线间隔件之间以及位线接触件的侧壁与位线间隔件之间；以及掩埋接触件，在掩埋接触孔中，穿过位线接触间隔件，并且接触第一有源区域，其中，抗氧化层包括含硅材料，含硅材料包括SiOx，其中，0

公开(公告)号：CN114582799A

公开(公告)日：2022-06-03

申请号：CN202111196041.9

申请日：2021-10-14

Applicant: 三星电子株式会社

Inventor： 马振源 ,  郑天炯 ,  具滋玟 ,  金奎完 ,  文大荣 ,  柳原锡

IPC: H01L21/768 ,  H01L27/108

Abstract: 提供了一种集成电路装置。所述集成电路装置包括：字线，在第一方向上横跨基底延伸并且在与第一方向不同的第二方向上分隔开；位线，在字线上沿第二方向延伸并且在第一方向上分隔开；第一接触插塞，布置在位线之间，接触基底的第一有源区，具有第一宽度，并且具有第一掺杂剂浓度；以及第二接触插塞，布置在位线之间，接触基底的第二有源区，具有第二宽度，并且具有比第一掺杂剂浓度小的第二掺杂剂浓度。

公开(公告)号：CN110310952A

公开(公告)日：2019-10-08

申请号：CN201910187706.6

申请日：2019-03-13

Applicant: 三星电子株式会社

Inventor： 尹成美 ,  郑天炯

IPC: H01L27/108 ,  H01L21/8242

Abstract: 提供了一种半导体器件和制造其的方法，该制造半导体器件的方法包括：图案化衬底以形成多个有源图案，所述有源图案包括其间具有第一沟槽的两个相邻的有源图案；在所述多个有源图案上形成半导体层以覆盖所述多个有源图案；在半导体层上形成器件隔离层，以覆盖半导体层用于氧化并且填充第一沟槽；图案化器件隔离层和所述多个有源图案，使得与第一沟槽交叉的第二沟槽被形成，并且所述两个有源图案在第二沟槽中从器件隔离层突出；以及在第二沟槽中形成栅电极。这里，覆盖所述两个有源图案的每个的顶表面的半导体层的第一厚度大于覆盖第一沟槽的底部的半导体层的第二厚度。

公开(公告)号：CN114597211A

公开(公告)日：2022-06-07

申请号：CN202111483604.2

申请日：2021-12-07

Applicant: 三星电子株式会社

Inventor： 尹成美 ,  金主烨 ,  金旲炫 ,  魏胄滢 ,  任桐贤 ,  郑天炯

IPC: H01L27/108 ,  H01L29/423

Abstract: 一种半导体装置可包括：衬底，其包括凹部；栅极绝缘层，其在凹部的表面上；杂质屏障层，其在栅极绝缘层的表面上以覆盖栅极绝缘层的表面；第一栅极图案，其在杂质屏障层上以填充凹部的下部；第二栅极图案，其在凹部中的第一栅极图案上；封盖绝缘图案，其在第二栅极图案上以填充凹部；以及杂质区域，其在与凹部的上侧壁相邻的衬底处。杂质屏障层的氮的浓度可高于包括在栅极绝缘层中的氮的浓度。第二栅极图案可包括与第一栅极图案的材料不同的材料。杂质区域的下表面可高于第一栅极图案的上表面。因此，半导体装置可具有良好的特性。

公开(公告)号：CN112635465A

公开(公告)日：2021-04-09

申请号：CN202010945220.7

申请日：2020-09-10

Applicant: 三星电子株式会社

Inventor： 尹成美 ,  任桐贤 ,  金主烨 ,  魏胄滢 ,  李南勋 ,  郑天炯

IPC: H01L27/108

Abstract: 本发明提供了半导体器件及制造其的方法。该半导体器件可以包括有源图案、硅衬垫、绝缘层、隔离图案和晶体管。有源图案可以从基板突出。具有晶体结构的硅衬垫可以共形地形成在有源图案和基板的表面上。绝缘层可以形成在硅衬垫上。隔离图案可以形成在绝缘层上以填充与有源图案相邻的沟槽。晶体管可以包括栅极结构和杂质区域。栅极结构可以设置在硅衬垫上，并且杂质区域可以形成在硅衬垫和与栅极结构的两侧相邻的有源图案处。