公开(公告)号：CN119545793A

公开(公告)日：2025-02-28

申请号：CN202410883627.X

申请日：2024-07-03

Applicant: 三星电子株式会社

Inventor： 文基俸 ,  金昔洙 ,  金泰勋 ,  方孝济 ,  白昇宰 ,  李诚馥 ,  李载德 ,  林浚熙

IPC: H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  G11C16/04

Abstract: 提供了半导体器件和包括其的电子系统。半导体器件可以包括基板、垂直于基板的上表面的多个单元串、以及连接到单元串中的至少六个的位线。单元串中的每个可以包括在垂直于基板的上表面的方向上彼此串联连接的多个存储单元、在所述多个存储单元和基板之间彼此串联连接的第一地选择晶体管至第四地选择晶体管、以及在所述多个存储单元和位线之间的串选择晶体管。第一地选择晶体管至第四地选择晶体管中的第一个可以具有第一阈值电压分布，并且第一地选择晶体管至第四地选择晶体管中的第二个可以具有第二阈值电压分布。第二阈值电压分布可以不同于第一阈值电压分布。

公开(公告)号：CN102194826A

公开(公告)日：2011-09-21

申请号：CN201110059771.4

申请日：2011-03-03

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰 ,  金重浩

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/11551 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。

公开(公告)号：CN102194826B

公开(公告)日：2015-09-23

申请号：CN201110059771.4

申请日：2011-03-03

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰 ,  金重浩

IPC: H01L27/115 ,  H01L23/528 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/11551 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明公开了一种三维半导体存储装置及其形成方法。非易失性存储装置包括在基底上的非易失性存储单元的串。该非易失性存储单元的串包括在基底上的非易失性存储单元的第一垂直堆叠件和在非易失性存储单元的第一垂直堆叠件上的串选择晶体管。非易失性存储单元的第二垂直堆叠件也设置在所述基底上，接地选择晶体管设置在非易失性存储单元的第二垂直堆叠件上。非易失性存储单元的第二垂直堆叠件邻近于非易失性存储单元的第一垂直堆叠件设置。结掺杂半导体区域设置在基底中。该结掺杂区域将非易失性存储单元的第一垂直堆叠件与非易失性存储单元的第二垂直堆叠件以串联形式电连接，使得这些堆叠件可以作为单个NAND型存储单元的串而工作。

公开(公告)号：CN102194824B

公开(公告)日：2015-09-23

申请号：CN201010624357.9

申请日：2010-12-31

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰

IPC: H01L27/115 ,  G11C16/04

CPC classification number: H01L27/11551 ,  G11C5/04 ,  G11C5/063 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。

公开(公告)号：CN101005095A

公开(公告)日：2007-07-25

申请号：CN200710001739.4

申请日：2007-01-16

Applicant: 三星电子株式会社

Inventor： 金是垠 ,  白昇宰 ,  霍宗亮 ,  吕寅硕 ,  林昇炫 ,  韩祯希

IPC: H01L29/78 ,  H01L29/788 ,  H01L29/51 ,  H01L27/115

Abstract: 一种非易失性存储器件，包括：在源区和漏区之间限定的沟道区；在沟道区上设置以存储电荷的电荷存储膜；以及在沟道区和电荷存储膜之间插入的隧道绝缘膜，以隧穿电荷，该隧道绝缘膜具有量子密闭膜。

公开(公告)号：CN119364764A

公开(公告)日：2025-01-24

申请号：CN202410431957.5

申请日：2024-04-11

Applicant: 三星电子株式会社

Inventor： 吴荣泽 ,  金志雄 ,  金泰勳 ,  裵敏敬 ,  白昇宰 ,  李载悳 ,  黄斗熙

IPC: H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  H10B43/27 ,  H10B43/35 ,  H10B43/40

Abstract: 提供了一种半导体装置。所述半导体装置包括外围电路结构和堆叠在外围电路结构上的单元结构。单元结构包括：多个栅电极，在竖直方向上彼此间隔开；沟道结构，穿过所述多个栅电极并在竖直方向上延伸，沟道结构具有靠近外围电路结构的第一端和与第一端相对的第二端；以及共源极层，覆盖沟道结构的第二端。沟道结构包括在竖直方向上延伸的沟道层，共源极层包括第一区域和第二区域，第一区域和第二区域包含不同导电类型的杂质，并且共源极层的第一区域连接到沟道层的至少一部分。

公开(公告)号：CN102194824A

公开(公告)日：2011-09-21

申请号：CN201010624357.9

申请日：2010-12-31

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  李明范 ,  黄棋铉 ,  白昇宰

IPC: H01L27/115 ,  G11C16/04

CPC classification number: H01L27/11551 ,  G11C5/04 ,  G11C5/063 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。