公开(公告)号：CN108695336A

公开(公告)日：2018-10-23

申请号：CN201810305417.7

申请日：2018-04-08

Applicant: 三星电子株式会社

Inventor： 李太熙 ,  李朱嬿 ,  黄志勋

IPC: H01L27/11551 ,  H01L27/11529 ,  H01L27/11531 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提供了一种三维半导体存储器件及制造其的方法。该器件可以包括：衬底，其包括外围电路区域和单元阵列区域；电极结构，其包括垂直地堆叠在衬底的单元阵列区域上的多个电极；外围逻辑电路，其被提供在衬底的外围电路区域上，外围逻辑电路包括掺杂有第一杂质的第一杂质区域；外围接触插塞，其连接到第一杂质区域；以及第二杂质区域，其在第一杂质区域与外围接触插塞之间，第二杂质区域包括与第一杂质不同的第二杂质。外围接触插塞包括接触第二杂质区域的下部和从下部连续延伸的上部，下部和上部的每个的下宽度小于其上宽度，并且下部的上宽度大于上部的下宽度。

公开(公告)号：CN117042456A

公开(公告)日：2023-11-10

申请号：CN202310855354.3

申请日：2017-07-11

Applicant: 三星电子株式会社

Inventor： 金敬勋 ,  金泓秀 ,  李朱嬿

IPC: H10B41/41 ,  H10B43/40

Abstract: 一种垂直存储器件包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在单元区上并在垂直方向上延伸穿过栅电极的沟道，在外围电路区上并在垂直方向上延伸的第一下接触插塞，在外围电路区上与第一下接触插塞相邻并在垂直方向上延伸的第二下接触插塞，以及电连接到第一下接触插塞的第一上布线。第一上布线被配置为将电信号施加到第一下接触插塞。第二下接触插塞不被电连接到配置为施加电信号的上布线。

公开(公告)号：CN107611132B

公开(公告)日：2023-07-18

申请号：CN201710561061.9

申请日：2017-07-11

Applicant: 三星电子株式会社

Inventor： 金敬勋 ,  金泓秀 ,  李朱嬿

IPC: H10B41/41 ,  H10B43/40

Abstract: 一种垂直存储器件包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在单元区上并在垂直方向上延伸穿过栅电极的沟道，在外围电路区上并在垂直方向上延伸的第一下接触插塞，在外围电路区上与第一下接触插塞相邻并在垂直方向上延伸的第二下接触插塞，以及电连接到第一下接触插塞的第一上布线。第一上布线被配置为将电信号施加到第一下接触插塞。第二下接触插塞不被电连接到配置为施加电信号的上布线。

公开(公告)号：CN107611132A

公开(公告)日：2018-01-19

申请号：CN201710561061.9

申请日：2017-07-11

Applicant: 三星电子株式会社

Inventor： 金敬勋 ,  金泓秀 ,  李朱嬿

IPC: H01L27/11529 ,  H01L27/11573

CPC classification number: H01L27/11582 ,  H01L23/5283 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575

Abstract: 一种垂直存储器件包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在单元区上并在垂直方向上延伸穿过栅电极的沟道，在外围电路区上并在垂直方向上延伸的第一下接触插塞，在外围电路区上与第一下接触插塞相邻并在垂直方向上延伸的第二下接触插塞，以及电连接到第一下接触插塞的第一上布线。第一上布线被配置为将电信号施加到第一下接触插塞。第二下接触插塞不被电连接到配置为施加电信号的上布线。

公开(公告)号：CN104916634B

公开(公告)日：2019-01-04

申请号：CN201510105265.2

申请日：2015-03-10

Applicant: 三星电子株式会社

Inventor： 李宪国 ,  金泓秀 ,  李朱嬿

IPC: H01L27/02 ,  H01L21/77 ,  H01L23/528 ,  H01L21/768 ,  H01L21/027 ,  G03F1/48

Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。

公开(公告)号：CN104916634A

公开(公告)日：2015-09-16

申请号：CN201510105265.2

申请日：2015-03-10

Applicant: 三星电子株式会社

Inventor： 李宪国 ,  金泓秀 ,  李朱嬿

IPC: H01L27/02 ,  H01L21/77 ,  H01L23/528 ,  H01L21/768 ,  H01L21/027 ,  G03F1/48

CPC classification number: G06F17/5072 ,  G03F1/00 ,  G06F17/5081 ,  H01L21/823437 ,  H01L21/823456 ,  H01L27/0207 ,  H01L27/088 ,  H01L29/0653

Abstract: 提供了制备半导体器件的布图设计的方法、光掩模、利用该布图设计制造的半导体器件及其制造方法。制备半导体器件的布局设计的步骤可以包括将辅助图案设置在位于薄弱的有源图案上的主栅极图案附近。薄弱的有源图案可以是例如有源图案中的最外侧的有源图案，并且可以是预期在制造工艺期间宽度增大的有源图案。