半导体器件
    1.
    发明公开

    公开(公告)号:CN106486460A

    公开(公告)日:2017-03-08

    申请号:CN201610726103.5

    申请日:2016-08-25

    Abstract: 本公开提供一种半导体器件。该半导体器件包括形成在基板上的彼此间隔开的多个线图案,所述多个线图案具有第一宽度并在第一方向上平行于彼此延伸。所述多个线图案中的第一线图案可以包括在垂直于第一方向的第二方向上具有第二宽度的更宽部分,该第二宽度大于第一宽度。一个或多个第二线图案可以邻近于第一线图案定位并包括关于第一线图案的更宽部分共形地形成的共形部分。一个或多个第三线图案可以邻近于第二线图案定位并包括靠近一个或多个第二线图案的共形部分的端部。

    半导体器件
    2.
    发明授权

    公开(公告)号:CN106486460B

    公开(公告)日:2019-09-27

    申请号:CN201610726103.5

    申请日:2016-08-25

    Abstract: 本公开提供一种半导体器件。该半导体器件包括形成在基板上的彼此间隔开的多个线图案,所述多个线图案具有第一宽度并在第一方向上平行于彼此延伸。所述多个线图案中的第一线图案可以包括在垂直于第一方向的第二方向上具有第二宽度的更宽部分,该第二宽度大于第一宽度。一个或多个第二线图案可以邻近于第一线图案定位并包括关于第一线图案的更宽部分共形地形成的共形部分。一个或多个第三线图案可以邻近于第二线图案定位并包括靠近一个或多个第二线图案的共形部分的端部。

    三维半导体存储器件及制造其的方法

    公开(公告)号:CN108695336A

    公开(公告)日:2018-10-23

    申请号:CN201810305417.7

    申请日:2018-04-08

    Abstract: 提供了一种三维半导体存储器件及制造其的方法。该器件可以包括:衬底,其包括外围电路区域和单元阵列区域;电极结构,其包括垂直地堆叠在衬底的单元阵列区域上的多个电极;外围逻辑电路,其被提供在衬底的外围电路区域上,外围逻辑电路包括掺杂有第一杂质的第一杂质区域;外围接触插塞,其连接到第一杂质区域;以及第二杂质区域,其在第一杂质区域与外围接触插塞之间,第二杂质区域包括与第一杂质不同的第二杂质。外围接触插塞包括接触第二杂质区域的下部和从下部连续延伸的上部,下部和上部的每个的下宽度小于其上宽度,并且下部的上宽度大于上部的下宽度。

    半导体器件
    4.
    发明公开

    公开(公告)号:CN105374824A

    公开(公告)日:2016-03-02

    申请号:CN201510486525.5

    申请日:2015-08-10

    CPC classification number: H01L27/11582 H01L27/11565 H01L27/1157

    Abstract: 一种半导体器件可以包括:绝缘层,在基板上提供为一体;第一栅电极和第二栅电极,设置在绝缘层上,第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸;第一沟道结构,穿过第一栅电极和绝缘层从而连接到基板;第二沟道结构,穿过第二栅电极和绝缘层从而连接到基板;以及接触,穿过第一栅电极与第二栅电极之间的绝缘层。接触可以连接到形成在基板中的公共源极区域,公共源极区域可以具有第一导电类型。此外,第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开,其中第二方向交叉第一方向并平行于基板的顶表面。

    半导体器件
    5.
    发明授权

    公开(公告)号:CN105374824B

    公开(公告)日:2021-09-28

    申请号:CN201510486525.5

    申请日:2015-08-10

    Abstract: 一种半导体器件可以包括:绝缘层,在基板上提供为一体;第一栅电极和第二栅电极,设置在绝缘层上,第一栅电极和第二栅电极在平行于基板的顶表面的第一方向上延伸;第一沟道结构,穿过第一栅电极和绝缘层从而连接到基板;第二沟道结构,穿过第二栅电极和绝缘层从而连接到基板;以及接触,穿过第一栅电极与第二栅电极之间的绝缘层。接触可以连接到形成在基板中的公共源极区域,公共源极区域可以具有第一导电类型。此外,第一栅电极和第二栅电极可以在距离基板相同的水平处在第二方向上彼此间隔开,其中第二方向交叉第一方向并平行于基板的顶表面。

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