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公开(公告)号：CN110189987B
公开(公告)日：2023-12-26
申请号：CN201910119654.9
申请日：2019-02-18
Applicant: 三星电子株式会社
IPC: H01L21/027
Abstract: 本发明提供一种用于形成精细图案的方法，该方法包括：在半导体衬底上形成线图案和连接图案，该线图案沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开，该连接图案连接在第二方向上彼此相邻的线图案的部分；以及对连接图案执行离子束蚀刻工艺。该离子束蚀刻工艺在平行于由第一方向和垂直于半导体衬底的顶表面的第三方向限定的平面的入射方向上提供离子束，并且该离子束的入射方向不垂直于半导体衬底的顶表面。
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公开(公告)号：CN103151456A
公开(公告)日：2013-06-12
申请号：CN201210523694.8
申请日：2012-12-07
Applicant: 三星电子株式会社
CPC classification number: H01L43/12 , B81C1/00531 , B82Y10/00 , B82Y25/00 , G11B5/3163 , H01L21/3065 , H01L27/228 , Y10T428/24479
Abstract: 本发明提供了磁器件及其制造方法。该磁器件包括具有至少一个磁层的堆叠结构，该堆叠结构利用包括至少70体积百分比的含氢气体和至少2体积百分比的CO气体的蚀刻气体来蚀刻。
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Patent Agency Ranking
公开(公告)号：CN112652572A
公开(公告)日：2021-04-13
申请号：CN202010993772.5
申请日：2020-09-21
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 提供了形成集成电路器件的方法。形成集成电路器件的方法可以包括在衬底上形成第一绝缘层和通路接触。衬底可以包括面对通路接触的上表面，通路接触可以在第一绝缘层中并且可以包括面对衬底的下表面以及与下表面相反的上表面。该方法还可以包括在通路接触上形成第二绝缘层和金属线。金属线可以在第二绝缘层中，并且可以包括面对衬底并且与通路接触的上表面接触的下表面。金属线的下表面和金属线与通路接触之间的界面均可以在与衬底的上表面平行的水平方向上具有第一宽度。
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公开(公告)号：CN101241842B
公开(公告)日：2011-06-29
申请号：CN200810009731.7
申请日：2008-02-13
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L21/02 , H01L21/027 , H01L21/308 , H01L21/311 , H01L21/3213
CPC classification number: H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/31116 , H01L21/32137
Abstract: 一种形成半导体器件的精细图案的方法，包括双蚀刻，其通过改变生成聚合体副产物的量来蚀刻在具有不同图案密度的区域中的具有不同厚度的膜。在第一蚀刻中，利用掩模图案作为蚀刻掩模，在第一蚀刻环境中在低密度图案区和高密度图案区中的缓冲层和硬掩模层上都执行反应性离子蚀刻(RIE)，直至在低密度图案区中暴露出蚀刻膜。在用来形成硬掩模图案的第二蚀刻中，利用掩模图案作为蚀刻掩模，蚀刻硬掩模层直至在高密度图案区中暴露出蚀刻膜，同时在具有比第一蚀刻环境中生成更多聚合体副产物的第二蚀刻环境下，使聚合体副产物聚积在低密度图案区中的蚀刻膜上。
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公开(公告)号：CN110189987A
公开(公告)日：2019-08-30
申请号：CN201910119654.9
申请日：2019-02-18
Applicant: 三星电子株式会社
IPC: H01L21/027
Abstract: 本发明提供一种用于形成精细图案的方法，该方法包括：在半导体衬底上形成线图案和连接图案，该线图案沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开，该连接图案连接在第二方向上彼此相邻的线图案的部分；以及对连接图案执行离子束蚀刻工艺。该离子束蚀刻工艺在平行于由第一方向和垂直于半导体衬底的顶表面的第三方向限定的平面的入射方向上提供离子束，并且该离子束的入射方向不垂直于半导体衬底的顶表面。
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公开(公告)号：CN101241842A
公开(公告)日：2008-08-13
申请号：CN200810009731.7
申请日：2008-02-13
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L21/02 , H01L21/027 , H01L21/308 , H01L21/311 , H01L21/3213
CPC classification number: H01L21/32139 , H01L21/0337 , H01L21/0338 , H01L21/31116 , H01L21/32137
Abstract: 一种形成半导体器件的精细图案的方法，包括双蚀刻，其通过改变生成聚合体副产物的量来蚀刻在具有不同图案密度的区域中的具有不同厚度的膜。在第一蚀刻中，利用掩模图案作为蚀刻掩模，在第一蚀刻环境中在低密度图案区和高密度图案区中的缓冲层和硬掩模层上都执行反应性离子蚀刻(RIE)，直至在低密度图案区中暴露出蚀刻膜。在用来形成硬掩模图案的第二蚀刻中，利用掩模图案作为蚀刻掩模，蚀刻硬掩模层直至在高密度图案区中暴露出蚀刻膜，同时在具有比第一蚀刻环境中生成更多聚合体副产物的第二蚀刻环境下，使聚合体副产物聚积在低密度图案区中的蚀刻膜上。
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