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公开(公告)号：CN1913128A
公开(公告)日：2007-02-14
申请号：CN200610121251.0
申请日：2006-08-07
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/522
CPC classification number: H01L21/76832 , H01L21/76805 , H01L21/76807 , H01L21/76834 , H01L21/76844 , H01L21/76846 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种形成双金属镶嵌金属布线图案的方法，其包括在集成电路衬底上形成第一金属布线图案；以及在第一金属布线图案上形成蚀刻停止层。这些步骤之后是在蚀刻停止层上形成电绝缘层并在电绝缘层上形成金属间介电层的步骤。通过依次选择性蚀刻金属间介电层和电绝缘层，在其中界定暴露出蚀刻停止层的第一部分的开口。开口可以包括沟槽和从沟槽的底部向下延伸的通孔。在通孔的侧壁上并直接在蚀刻停止层的第一部分上形成第一阻挡金属层。从蚀刻停止层的第一部分选择性地去除部分第一阻挡金属层。接着通过以充分的时间选择性地去除蚀刻停止层的第一部分，暴露出部分第一金属布线图案。在开口中形成第二金属布线图案以完成双金属镶嵌结构。
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公开(公告)号：CN1218397C
公开(公告)日：2005-09-07
申请号：CN00128891.1
申请日：2000-09-28
Applicant: 三星电子株式会社
CPC classification number: H01L29/78615
Abstract: 提供一种绝缘体上硅薄膜(SOI)集成电路以及一种制造SOI集成电路的方法。至少一个隔离的晶体管有源区和一体线形成在SOI衬底上。晶体管有源区和体线由与SOI衬底的埋式绝缘层接触的隔离层包围。晶体管有源区侧壁的一部分延伸至体线。于是，晶体管有源区经体延伸部分与体线电学上连接。体延伸部分覆有体绝缘层。绝缘的栅图案形成在晶体管有源区的上方并且栅图案的一端与体绝缘层重叠。
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公开(公告)号：CN1307709C
公开(公告)日：2007-03-28
申请号：CN03136796.8
申请日：2003-04-25
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC classification number: H01L27/092 , H01L21/823842
Abstract: 本发明公开了一种具有硅锗栅极的半导体器件及其制作方法。该半导体器件为CMOS半导体器件。在该方法中，在半导体衬底上依次形成栅极绝缘层、作为籽晶层的导电电极层、硅锗电极层和非晶导电电极层。然后进行光刻工艺以去除NMOS区中的硅锗电极层，使得硅锗层仅在PMOS区中形成而不在NMOS区中形成。
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公开(公告)号：CN1841742A
公开(公告)日：2006-10-04
申请号：CN200610051486.7
申请日：2006-02-28
Applicant: 三星电子株式会社
IPC: H01L27/04 , H01L21/822
CPC classification number: H01L27/08 , H01L29/8605
Abstract: 本发明提供了一种包括电阻器的半导体装置及其制备方法，该半导体装置包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层。阱电阻器图形设置在所述隔离绝缘层的下面以连接所述有源区。上电阻器图形设置在所述隔离绝缘层上位于所述有源区之间。电阻器连接器电连接所述有源区中选出的一个与所述上电阻器图形，使得所述阱电阻器图形和所述上电阻器图形串联连接。
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Patent Agency Ranking
公开(公告)号：CN1652465B
公开(公告)日：2012-02-29
申请号：CN200510004199.6
申请日：2005-01-13
Applicant: 三星电子株式会社
IPC: H03K19/00 , H03K19/0948
CPC classification number: H03K19/0016 , H03K19/0013 , H03K2217/0018
Abstract: 本发明涉及一种用于减小对动态阈值MOS(DTMOS)晶体管的栅极电压(Vgg)幅度的限制的配置，该配置可以包括：包含栅极和主体的MOS晶体管；以及体偏压(Vbb)调节器(Vbb调节器)电路，用于将该MOS晶体管的经过调整的Vgg作为动态体偏压(Vbb)提供给该MOS晶体管的主体。
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公开(公告)号：CN1913128B
公开(公告)日：2011-06-29
申请号：CN200610121251.0
申请日：2006-08-07
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/522
CPC classification number: H01L21/76832 , H01L21/76805 , H01L21/76807 , H01L21/76834 , H01L21/76844 , H01L21/76846 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种形成双金属镶嵌金属布线图案的方法，其包括在集成电路衬底上形成第一金属布线图案；以及在第一金属布线图案上形成蚀刻停止层。这些步骤之后是在蚀刻停止层上形成电绝缘层并在电绝缘层上形成金属间介电层的步骤。通过依次选择性蚀刻金属间介电层和电绝缘层，在其中界定暴露出蚀刻停止层的第一部分的开口。开口可以包括沟槽和从沟槽的底部向下延伸的通孔。在通孔的侧壁上并直接在蚀刻停止层的第一部分上形成第一阻挡金属层。从蚀刻停止层的第一部分选择性地去除部分第一阻挡金属层。接着通过以充分的时间选择性地去除蚀刻停止层的第一部分，暴露出部分第一金属布线图案。在开口中形成第二金属布线图案以完成双金属镶嵌结构。
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公开(公告)号：CN1652465A
公开(公告)日：2005-08-10
申请号：CN200510004199.6
申请日：2005-01-13
Applicant: 三星电子株式会社
IPC: H03K19/00 , H03K19/0948
CPC classification number: H03K19/0016 , H03K19/0013 , H03K2217/0018
Abstract: 本发明涉及一种用于减小对动态阈值MOS(DTMOS)晶体管的栅极电压(Vgg)幅度的限制的配置，该配置可以包括：包含栅极和主体的MOS晶体管；以及体偏压(Vbb)调节器(Vbb调节器)电路，用于将该MOS晶体管的经过调整的Vgg作为动态体偏压(Vbb)提供给该MOS晶体管的主体。
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公开(公告)号：CN1453850A
公开(公告)日：2003-11-05
申请号：CN03136796.8
申请日：2003-04-25
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L21/336 , H01L27/092 , H01L29/78
CPC classification number: H01L27/092 , H01L21/823842
Abstract: 本发明公开了一种具有硅锗栅极的半导体器件及其制作方法。该半导体器件为CMOS半导体器件。在该方法中，在半导体衬底上依次形成栅极绝缘层、作为籽晶层的导电电极层、硅锗电极层和非晶导电电极层。然后进行光刻工艺以去除NMOS区中的硅锗电极层，使得硅锗层仅在PMOS区中形成而不在NMOS区中形成。
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公开(公告)号：CN1300102A
公开(公告)日：2001-06-20
申请号：CN00128891.1
申请日：2000-09-28
Applicant: 三星电子株式会社
CPC classification number: H01L29/78615
Abstract: 提供一种绝缘体上硅薄膜(SOI)集成电路以及一种制造SOI集成电路的方法。至少一个隔离的晶体管有源区和一体线形成在SOI衬底上。晶体管有源区和体线由与SOI衬底的埋式绝缘层接触的隔离层包围。晶体管有源区侧壁的一部分延伸至体线。于是,晶体管有源区经体延伸部分与体线电学上连接。体延伸部分覆有体绝缘层。绝缘的栅图案形成在晶体管有源区的上方并且栅图案的一端与体绝缘层重叠。
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